JPH0148569B2

JPH0148569B2 -

Info

Publication number: JPH0148569B2
Application number: JP4733384A
Authority: JP
Inventors: Yoshihiro Tatsumi; Masaaki Nagafune; Masaharu Okuda
Original assignee: Tatsumi Denshi Kogyo KK
Current assignee: Tatsumi Denshi Kogyo KK
Priority date: 1984-03-12
Filing date: 1984-03-12
Publication date: 1989-10-19
Also published as: JPS60191345A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、RAMのデータ処理方法及び装置に
関し、詳しくは、データの消去処理時間が全デー
タを消去するに必要な時間よりも短いRAMのデ
ータ処理方法及び装置に関する。

〔従来の技術と解決するべき課題〕

従来、RAMのデータ処理方法及び装置では
RAMへのデータ書込みは、該RAMの全アドレ
スに残つている古いデータを消去してから新しい
データを書き込むようになつていた。従つて、消
去処理時間が全データを消去し得る時間よりも短
く設定される場合は、１消去処理時間にその
RAMの一部分しか消去できなくなり、又、次の
書込み処理に於いて新しいデータに書き換えられ
ずに残されて、次の読出し処理に於いて読みだす
べきでない古いデータが最新の書込み処理で書き
込まれたデータと共に読みだされるという問題が
あつた。

この問題を解決するために、アクセスタイムが
早い高速RAMや高速論理回路を用いて短い消去
処理時間内に全てのアドレスの消去を行うことも
考えられる。しかしながら、高速RAMや高速論
理回路は高価であるうえ、場合によつては必要な
処理速度を得ること自体困雑であつた。

本発明は、上述した従来技術に鑑みて考え出さ
れたRAMのデータ処理方法及び装置であつて、
その目的とするところは、消去処理時間が全デー
タを消去し得る時間よりも短い時間しか取り得な
いメモリーシステムに用いられているRAMにお
いて、先の読出し処理で読出された古いデータが
残つているアドレスと最新の書込み処理でデータ
を書込まれたアドレスとか混在するRAMから最
新の書込み処理で書き込まれたデータのみを識別
して出力できるRAMのデータ処理方法及び装置
を提供することにある。

〔課題を解決するための手段〕

本発明にかかるRAMのデータ処理方法は、上
記目的を達成するために、RAMの各アドレスの
特定複数ビツトをフラグビツトとし、１回の消去
処理で、所定の順序に従つて選択された上記
RAMの一部分のアドレスのデータを消去し、こ
のデータが消去されたメモリ領域の全てのフラグ
ビツトに消去フラグを立て（例えば、論理“１”
とする）、全てのアドレスにわたり消去フラグが
立られているフラグビツトを有効フラグビツトと
して択一的に選択し、次の書込み処理において、
新たなデータが書き込まれたアドレスの上記有効
フラグビツトの消去フラグを降ろし（即ち、論理
“０”にする）、次の読み出し処理において、読出
されたデータから最新の書込み処理において書き
込まれたデータを上記有効フラグビツトの消去フ
ラグの有無によつて識別して出力する手順を繰り
返す、という手段を講じた。

また、本発明にかかるRAMのデータ処理装置
は、上記課題を達成するべく、１回の消去処理で
一部分のアドレスのデータしか消去し得ず、且
つ、消去処理、書込み処理、読出し処理を一定時
間内で繰り返し行うところのRAMのデータ処理
装置であつて、各アドレスの特定複数ビツトをフ
ラグビツトとし、消去処理でデータが消去された
メモリ領域の全てのフラグビツトに消去フラグを
立て、全てのアドレスにわたり消去フラグが立て
られているフラグビツトを有効フラグビツトと
し、書込み処理において、新たなデータが書込ま
れたアドレスの上記有効フラグビツトの消去フラ
グを降ろすように駆動されるRAMと該RAMか
ら読出されたデータに含まれる上記特定複数のフ
ラグビツトの中の有効フラグビツトを選択するフ
ラグビツト選択手段と読出されたデータから最新
の書込み処理に於いて書込まれたデータを上記有
効フラグビツトの消去フラグの有無によつて識別
する手段を設ける、という手段を講じた。

〔作用〕

以下、本発明にかかるRAMのデータ処理方法
とRAMのデータ処理装置の原理について、消去
処理時間Teが読出し処理時間Trの半分の時間に
制限され、従つて、１回の消去処理では所定の順
序に従つてアドレスの半数が消去され、残りの半
数のアドレスは次回の消去時間に消去される
RAMを例にとつて図面を参照しながら具体的に
説明する。

第１図イ〜ニは、夫々本発明の手順の消去、書
込み、次回の消去、次回の書込みの各処理が終わ
つた状態のRAM１のメモリ構成図である。

このRAM１では全てのアドレスが消去される
のに２回の消去処理が必要なので、各アドレスの
最上位のビツトFB１とその下のビツトFB２の２
ビツトがフラグビツトとされる。

さて、最初の消去処理で下半分Ｌを消去するも
のとして、この消去処理でデータを消去された下
半分Ｌの各アドレスの全てのフラグビツトFB１
とFB２には、第１図イに示す如く“１”を書き
込むことにより消去フラグが立てられる。

これにより、全てのアドレスの２番目のフラグ
ビツトFB２に消去フラグが並ぶとする。このよ
うに全てのアドレスにわたつて消去フラグが立ち
並ぶフラグビツト、即ち、第２のフラグビツト
FB２が有効フラグビツトとして選択される。

上記消去処理の後に行われる書込み処理に於い
ては、各アドレスに書き込まれる新しいデータ
は、最上位から３番目以下のビツトに納められ、
フラグビツトFB２に“０”を付加されて上半部
Ｕ及び下半部Ｌの所要のアドレスに書き込まれ
る。

従つて、新たなデータの書込みが終わつた
RAM１では、第１図ロに示す如く、有効フラグ
ビツト、即ち、第２のフラグビツトFB２の中の
その回に書き込まれたデータを記憶するアドレス
は、“０”となつて消去フラグが降ろされ、上記
消去処理の前に書き込まれていたデータを記憶し
ているアドレスの第２のフラグビツトFB２の消
去フラグは立てられたままになつている。

この書込み処理の次に読出し処理に於いては、
RAM１の全てのアドレスからデータが読み出さ
れる。これらのデータの内、第２のフラグビツト
FB２に消去フラグが無いアドレスから読出され
たデータは、最新のデータと識別されて出力さ
れ、第２のフラグビツトFB２に消去フラグが残
つているアドレスから読出されたデータは、古い
データとして出力されない。

次に、上半部Ｕのデータが消去され、第１図ハ
に示す如く上半部Ｕの全てのフラグビツトFB１
及びFB２に消去フラグが立てられる。このとき
には、前回の消去処理で立てられた消去フラグが
立てられたまま放置されている下半部Ｌの最上位
のフラグビツトFB１と上半部Ｕの最上位のFB１
とに消去フラグが立てられる。このとき、上半部
Ｕ、下半部Ｌとも最上位のフラグビツトFB１が
全て１であるので、該最上位のフラグビツトFB
１が新たな有効フラグビツトとして選定される。
そして、前回と同様にして次の書込まれた処理と
読出し処理が行われる。但し、この回の書込み処
理では各アドレスに書込まれる新しいデータは、
最上位のビツトに“０”を付加されて書き込まれ
る。第１図ニは、この２回目の書込み処理が終わ
つた状態を示している。

また、この回の読出し処理では、有効フラグビ
ツトに選定された第１フラグビツトFB１の消去
フラグ有無によつて古いデータと最新のデータと
の識別が行われる。

この回の読出し処理の後、上述の下半部Ｌのデ
ー消去からここまでの手順が必要に応じて繰り返
される。

上述のように、本発明では、消去処理を終わつ
た時点で全てのアドレスにわたり消去フラグが立
てられているフラグビツトを有効フラグビツトと
して択一的に選定し、次の書込み処理に於いて荒
谷データを書込まれたアドレスの有無の有効フラ
グビツトの消去フラグを降ろすので、この書込み
処理の次の読出し処理で有効フラグビツトの消去
フラグが降ろされているか否かを識別することに
より各アドレスのデータが最新の書込み処理で書
き込まれた最新のデータか否かを識別できる。

そして、この識別に従つて最新のデータのみを
選択して出力できることになる。

〔実施例〕

次に、本発明をテレビゲームの映像データの処
理に適用した実施例を図面に参照しつつ具体的に
説明する。

第２図は、本発明を適用したテレビゲーム機の
ブロツク回路図であり、第３図イ〜チは、その各
メモリ領域の動作を順に示すタイムチヤートであ
る。

このテレビゲーム機には、テレビ画像中の移動
物体の映像データを処理するために、４個のメモ
リ領域２１１〜２１４が設けられている。これら
のメモリ領域２１１〜２１４のうち、第１メモリ
領域２１１は、偶数ラスタの偶数ドツトの映像デ
ータの処理を、第２のメモリ領域２１２は偶数ラ
スタの奇数ドツトの映像データの処理を、第３の
メモリ領域２１３は奇数ラスタの偶数ドツトの映
像データの処理を、第４のメモリ領域２１４は、
奇数ラスタの奇数ドツトの映像データを分担して
収納できるようになつている。従つて、各メモリ
領域２１１〜２１４は、夫々テレビ画像の１ラス
タのビツト数の半数の映像データを処理するに足
るメモリ容量を有するように構成されているので
ある。更に、各領域は、上半分（Ｕ領域とする）、
下半分（Ｌ領域とする）を有し、下記の如く、テ
レビ画面への表示動作の際は１水平帰線時間にＬ
領域又はＵ領域だけしか消去できないようになつ
ている。また、これらのメモリ領域２１２〜２１
４は、下記の如く偶数ラスタの映像データを処理
するものどうし、奇数ラスタの映像データを処理
するものどうしが、それぞれ組みをなすように構
成されている。

各メモリ領域２１１〜２１４の読出し（リー
ド）及び書込み（ライト）のタイミングは、リー
ト／ライト制御回路２１０を介して垂直ラスタア
ドレスの最下位ビツトの信号Ro〔第３図ａ〕によ
つて制御される。

即ち、Roが論理“０”のときは、偶数ラスタ
の組みのメモリ領域２１１，２１２にリード／ラ
イト制御回路２１０から、まず、書込み指令
WR₁，WR₂が互いに同期して入力され、書込み
アドレスカウンタ１３３から、各アドレス切換え
回路２０１，２０２を介して、各メモリ領域２１
１，２１２に入力される書込みアドレス信号AW
に同期して、第３図ｃに示す如く、第１のバツフ
ア２２５に記憶された偶数ラスタ偶数ビツトの映
像データが第１のメモリ領域２１１の所要のアド
レスに、第２のバツフア２２６に記憶された偶数
ラスタ奇数ビツトの映像データが第２のメモリ領
域２１２の所要のアドレスに夫々書き込まれる。

また、Roが論理“１”のときには、読出しカ
ウンタ１３４から、各データ切換え回路２０１，
２０２を介して、これらのメモリ領域２１１，２
１２に入力される読出しアドレス信号ARに同期
して、リード／ライト制御回路２１０のRD₁，
RD₂に従つて両メモリ領域２１１，２１２の読出
し処理（即ち、テレビ画面への表示）が行われ、
続いて、リード／ライト制御回路２１０の消去指
冷CS₁又はCS₂に従つて両方のメモリ領域２１１
又は２１２の半分の領域消去処理（このとき画面
は水平帰線時間）が行われる。

消去処理を更に説明すると、水平帰線時間の間
バツフア２２５，２２６の出力は“１”になつて
いる。そして、メモリ領域２２１と２１２には書
込み指令信号WR₁，WR₂と消去指令信号CS₁と
CS₂が入力されているので、上記“１”が後述す
る如く各メモリ２２１，２１２のＵ領域又はＬ領
域のいずれか全部の領域に書き込まれ、消去が完
了擦る。

同様に、奇数ラスタの組の各メモリ領域２１
３，２１４では、第３図ｄに示す如く、Roが論
理“１”のときに書込み指令信号WR₃，WR₄に
従い書込みアドレス信号AWに同期して両メモリ
領域２１３，２１４の書込み処理が行われ、Ro
が論理“０”のときに読出し指令RD₃，RD₄に従
つて行われる読出し処理と、これに続いて消去指
令CS₃又はCS₄に従つて両方のメモリ領域２１３
又は２１４の半分の領域の消去処理が行われる。

２０３，２０４は、それぞれ第３、第４のメモ
リ領域２１３，２１４へのアドレス信号AW，
ARを切り換えるアドレス切換え回路である。

メモリ領域２１１と２１２及び２１３と２１４
の動作は、全く同じであり、又メモリ領域２１１
と２１３の動作は、第３図ｄ，ｆに示す如く、位
相が異なるだけで、各１動作周期内の動作内容
は、本質的に同じであるので、偶数ラスタの組み
の両メモリ領域２１１，２１２を例にとつて、そ
れらの動作を説明する。尚、第３図ｄ，ｆでは、
説明を簡単にするために各メモリ領域２１１〜２
１４の各アドレスは、夫々１個のアドレスで代表
的に示してある。また、上記各モリ領域２１１〜
２１４の各アドレスでは、その最上位のビツト
（第１ビツト）FB１とその下のビツト（第２ビツ
ト）FB２とがフラグビツトとされている。

両メモリ領域２１１，２１２の１回の消去処理
で映像データを消去された領域、例えば、Ｌ領域
では、全てのフラグビツトFB１及びFB２に、第
３図イに示す如く、“１”を書き込むことにより
消去フラグが立てられる。これにより、各メモリ
領域２１１，２１２の全ての第２ビツトFB２に
わたり消去フラグが立ち並び、この第２ビツト
FB２が有効フラグビツトとして選定される。

次に行われる書込み処理に於いては、両メモリ
領域２１１，２１２の所要のアドレスに、最上位
から３番目以下のビツトに納められる映像データ
に、垂直ラスタアドレスの最下位のビツトの上の
信号R₁〔第３図ｂここではR₁＝０〕とその反転信
号₁（ここでは₁＝１）とをそれぞれ最下位の
下のビツトと最上位のビツトとに付加したデータ
が書き込まれる。従つて、書込み処理が終わつた
段階では、第３図ロに示す如く、今回書込みデー
タが書き込まれ、第２ビツトFB２が“０”とな
つて消去フラグが降ろされたアドレスと、この前
の消去処理で第２ビツトFB２に記入された“１”
がそのまま残り、消去フラグが立てられたままに
なつているアドレスとが混在している。（第３図
ｄ，ｆでは、この混在した状態を／の符号で表し
ている。）次の読出し処理では、各メモリ領域２１１，２
１２の全てのアドレスからデータが読み出され、
それぞれデータ切換え回路２１５，２１６に入力
される。各データ切換え回路２１５，２１６に
は、それぞれ垂直らすたアドレスの最下位ビツト
の信号Ro（の反転信号Ro）に同期して、両組み
のうち書込み処理を終わつたばかりの組みの各メ
モリ領域（この場合は各メモリ領域２１１，２１
２）から読出されたデータ切換え回路２１５，２
１６から出力されたデータは、両フラグビツト
FB１及びFB２の信号と映像データとに分から
れ、両フラグビツトFB１及びFB２の信号は、各
フラグビツト切換え回路２１７，２１８では、垂
直ラスタアドレスの最下位の上のビツトの信号
R₁の反転信号₁により制御されるフラグビツト
選択信号発生回路２１９から出力されるフラグビ
ツト選択信号に従つて選択される有効フラグビツ
ト（この場合、FB２）の信号のみが選択されて
アドレスの順に出力される。この有効フラグビツ
トFB２の信号と上記各データ切換え回路２１５，
２１６から出力された映像データとがアドレスご
とに同期されて次の偶数ドツト／奇数ドツト切換
え回路２２０に入力される。

偶数ドツト／寄数ドツト切換え回路２２０で
は、偶数ドツトのメモリ領域２１１からの映像デ
ータと奇数ドツトのメモリ領域からの映像データ
とか１アドレス（即ち、１画素）ごとに交互に並
ぶシリアルな１ラスタ分の表示信号VD₁に組み変
えられ、映像ドツト同期信号Doに同期して順に
出力される。

また、有効フラグビツトFB２の信号も偶数ド
ツト／奇数ドツト切換え回路２２０内で各メモリ
領域２１１，２１２の映像データのアドレスに対
応してシリアルに並べ変えられ、表示信号VD₁の
各映像信号とアドレスごとに同期させられて出力
される。

この有効フラグビツトFB２の信号と表示信号
VD₁は、終段のデータ切換え回路２２１に入力さ
れる。上述の説明から明らかなように、表示信号
VD₁には、今回書き換えられた最新の映像データ
と前回までの読出し処理で既に読出された古いデ
ータとが含まれている。有効フラグビツトFB２
の信号は、終段のデータ切換え回路２２１から出
力すべき表示信号を各ドツトごとに図示しない移
動物体と、それに表示される例えば背景画像デー
タ出力回路から供給される表示信号VD₂にする
か、上記各メモリ領域２１１，２１２から出力さ
れた映像データからなる表示信号VD₁にするかを
選定するデータ切換信号として使用される。

即ち、各アドレスの有効フラグビツトFB２の
信号が、“０”か“１”か、換言すれば、有効フ
ラグビツトの消去フラグが降ろされているか否か
により、メモリ領域２１１，２１２側からの各ア
ドレスの映像データが最新の書込み処理に於いて
書き込まれたのか否かが識別され、有効フラグビ
ツトFB２が、“０”であるビツトでは、最新のデ
ータである表示信号VD₁が優先されて、有効フラ
グビツトFB２が、“１”であるときには、表示信
号VD₂が優先されて、終段のデータ切換え回路２
２１にから、例えばカラーCRT表示装置のカラ
ー変換回路１３６に出力される。

上記の書込み処理と読出し処理に続いて次回の
消去処理が行われる。この回の消去処理では、前
回消去されなかつた両メモリのＵ領域、第３図ハ
に示す如く、第１、第２のメモリ領域２１１，２
１２の全てのアドレスにわたり消去フラグが立ち
並ぶ第１ビツトFB１が有効ビツトに選定される。
続く書込み処理では、第３図ニに示す如く、新た
に映像データが記入されたアドレスの有効フラグ
ビツト、即ち、第１ビツトFB１の消去フラグが
降ろされる。さらに続く読出し処理では、この有
効フラグビツトFB１の消去フラグの有無によつ
て、各アドレスに対応する終段のデータ切換え回
路２２１の出力が、VD₂，VD₁いずれかに切り換
えられる。

以下、第３図ホ〜チに示すように、上述と同様
の手順が必要とされる範囲で繰り返される。

なお、奇数ラスタの組みのメモリ領域２１３及
び２１４への書込み処理に於いては、それらの所
要のアドレスに最上位から３番目以下のビツト
に、納められるコード化された映像データに、
_１，R₁をそれぞれ最上位のビツトとその下のビツ
トに付加して書込む。

このように１ラスタの映像データを偶数ドツト
と奇数ドツトとに分けて２個のメモリ領域２１１
と２１２または２１３と２１４で分担処理する
と、テレビ画像１ドツトのデータ処理に２ドツト
時間かけることができ、メモリ領域の処理時間の
２倍の速度で１ラスタの映像データが処理でき
る。

また、偶数ラスタの組みのメモリ領域２１１，
２１２の動作と奇数ラスタの組みのメモリ領域２
１３，２１４の動作とを互いに垂直ラスタアドレ
スの最下位ビツトの信号Roの半周期づつずらせ
ることにより、各組みのメモリ領域２１１，２１
２と２１３，２１４が交互に１ラスタ分のデータ
をそれぞれ２ラスタ以上かけて処理して出力でき
ることになる。

勿論、本発明は、上述の実施例に限定されるも
のではない。

例えば、RAMのメモリ容量が、１回の消去時
間に消去されるメモリ領域のメモリ容量の整数倍
でなければならないということはない。即ち、１
回の消去処理で消去されずに残るメモリ領域が、
そのときに消去されたメモリ領域よりも小さくて
もよい。この場合には、次の消去処理のときに前
回消し残されたメモリ領域と前回消去されたメモ
リ領域の一部分とが消去されることになるのであ
る。また、RAMの全てのアドレスを消去するの
に要する消去処理の回数は２回に限らず、３回以
上にしてもよい。全てのアドレスを消去するのに
要する回数を３回以上にする場合には、各アドレ
スのフラグビツトの数は、そのRAMの全てのメ
モリを消去するのに要する消去処理の回数と同数
にすればよい。

さらに、消去フラグは、“１”に代えて“０”
を書き込むことによつて立てられ、“１”を書き
込むことによつて降ろされるように構成してもよ
い。

〔発明の効果〕

以上説明したように、本発明にかかるRAMの
データ処理方法によれば、消去処理時間が、書き
込み時間や読出し処理の時間よりも短く制限され
ている場合に、消去処理に於いて全アドレスの同
一順位のフラグビツトに消去フラグを立て、次の
書込み処理に於いて新たにデータを書き込んだア
ドレスでは、その同一順位のフラグビツトに立て
られた消去フラグを降ろし、その次の読出し処理
に於いてその同一順位のフラグビツトの消去フラ
グが降ろされているか否かによつて最新の書込み
処理で書き込まれたデータを識別して出力するの
で、高速RAMや高速論理回路を用いずに、最新
のデータだけを読みだすことができる効果を奏す
る。

そして、本発明にかかるRAMのデータ処理装
置によれば、既存の構成に加え、有効フラグビツ
トを選択するフラグビツト選択手段と、最新書込
みデータを、有効フラグビツトの消去フラグビツ
トの有無を識別する手段を設けることで、従来の
高速RAMや高速論理回路を用いずに、上述した
作用、効果を奏する装置を、大幅にコストダウン
して提供できる効果を奏する。

【図面の簡単な説明】

第１図イ〜ニは、本発明の原理を示す各処理段
階におけるRAMのデータ構成図、第２図は、本
発明を適用したテレビゲーム機のハードウエアの
動作を示すブロツク図、第３図ａは、垂直ラスタ
アドレスの最下位ビツトの信号Roのタイムチヤ
ート、第３図ｂは、垂直ラスタアドレスの最下位
の上のビツトの信号R₁のタイムチヤート、第３
図ｃは、偶数ラスタの組みのメモリ領域の動作の
タイムチヤート、第３図ｄは、偶数ラスタの組み
の両メモリ領域を動作の順に追つたデータ構成
図、第３図ｅは、奇数ラスタの組みのメモリ領域
の動作のタイムチヤート、第３図ｆは、奇数ラス
タの組みの両メモリ領域を動作の順に追つたデー
タ構成図である。１……RAM、２１１〜２１４……メモリ領
域、Ｕ，Ｌ……メモリ領域、FB１〜FB２……フ
ラグビツト。

Claims

【特許請求の範囲】１１回の消去処理で一部分のアドレスのデータ
しか消去し得ず、且つ、消去処理、書込み処理、
読出し処理を一定時間内で繰り返し行うところの
RAMのデータ処理方法において、RAMの各ア
ドレスの特定複数ビツトをフラグビツトとし、消
去処理でデータが消去されたメモリ領域の全ての
フラグビツトに消去フラグを立て、全てのアドレ
スにわたり消去フラグが立てられているフラグビ
ツトを有効フラグビツトとし、次の書込み処理に
おいて、新たなデータが書込まれたアドレスの上
記有効フラグビツトの消去フラグを降ろし、次の
読出し処理において、読出されたデータから最新
の書込み処理に於いて書込まれたデータを上記有
効フラグビツトの消去フラグの有無によつて識別
して出力する手順を繰り返すことを特徴とする
RAMのデータ処理方法。２上記消去時間がRAMの半分の領域のデータ
しか消去できない時間であり、且つ、各アドレス
の２ビツトをフラグビツトとした特許請求の範囲
第１項に記載のRAMのデータ処理方法。３テレビ画面の１ラスタに表示されるデータを
収納し得るRAMを用い、且つ、消去時間が水平
帰線時間である特許請求の範囲第２項に記載の
RAMのデータ処理方法。４半分の領域に奇数ドツトに対応するデータを
収納し、他の半分の領域に偶数ドツトに対応する
データを収納し得るようにし、更に上記２つの半
分の領域に対して同時にアクセスする特許請求の
範囲第３項に記載のRAMのデータ処理方法。５上記RAMが偶数ラスタに表示されるデータ
を収納するRAMと奇数ラスタに表示されるデー
タを収納するRAMであつて、且つ、それぞれ
RAMが交互にアクセスされる特許請求の範囲第
４項に記載のRAMのデータ処理方法。６１回の消去処理で一部分のアドレスのデータ
しか消去し得ず、且つ、消去処理、書込み処理、
読出し処理を一定時間内で繰り返し行うところの
RAMのデータ処理装置であつて、各アドレスの
特定複数ビツトをフラグビツトとし、消去処理で
データが消去されたメモリ領域の全てのフラグビ
ツトに消去フラグを立て、全てのアドレスにわた
り消去フラグが立てられているフラグビツトを有
効フラグビツトとし、書込み処理において、新た
なデータが書込まれたアドレスの上記有効フラグ
ビツトの消去フラグを降ろすように駆動される
RAMと該RAMから読出されたデータに含まれ
る上記特定複数のフラグビツトの中の有効フラグ
ビツトを選択するフラグビツト選択手段と読出さ
れたデータから最新の書込み処理に於いて書込ま
れたデータを上記有効フラグビツトの消去フラグ
の有無によつて識別する手段とからなることを特
徴とするRAMのデータ処理装置。７テレビ画面の２ラスタに表示される画像デー
タを収納し得る２つのラスタ領域を有し、且つ、
該２つのラスタ領域が交互にアクセスされ、更
に、消去時間を水平帰線時間としたRAMと２つ
のフラグビツトと、上記フラグビツトラスタごと
に交互に選択できるようにしたフラグビツト選択
手段とを用いた特許請求の範囲第６項に記載の
RAMのデータ処理装置。８上記１つのラスタ領域の半分の領域に奇数ド
ツトに対応するデータを収容し、他の半分の領域
に偶数ドツトに対応するデータを収納し得るよう
にし、更に上記２つの領域に対して同時にアクセ
スし得るRAMを用いた特許請求の範囲第６項に
記載のRAMのデータ処理装置。