JPS6058480B2 - 映像表示装置 - Google Patents
映像表示装置Info
- Publication number
- JPS6058480B2 JPS6058480B2 JP55139041A JP13904180A JPS6058480B2 JP S6058480 B2 JPS6058480 B2 JP S6058480B2 JP 55139041 A JP55139041 A JP 55139041A JP 13904180 A JP13904180 A JP 13904180A JP S6058480 B2 JPS6058480 B2 JP S6058480B2
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- display unit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
本発明はディジタルメモリに書込まれたデータに応じた
パターン表示を行う映像表示装置であつて、特に複数種
類の色を見かけ上混色して表わし得、しかも見苦しい縞
が現れないようにした映像表示装置を提案したものであ
る。
パターン表示を行う映像表示装置であつて、特に複数種
類の色を見かけ上混色して表わし得、しかも見苦しい縞
が現れないようにした映像表示装置を提案したものであ
る。
表示テープを記憶させておくためにディジタルメモリを
用いたＣＲＴディスプレイにおいては、従来、画素の１
ドットに対してディジタルメモリをにビット用意し、こ
のにビットにより２に種類の色を表わすようにしていた
。
用いたＣＲＴディスプレイにおいては、従来、画素の１
ドットに対してディジタルメモリをにビット用意し、こ
のにビットにより２に種類の色を表わすようにしていた
。
一般ににはに＝３として、 ＝８種類の色〔一般には赤
、黄、緑、ようにしており、混合は不可能であつた。
、黄、緑、ようにしており、混合は不可能であつた。
本発明は見かけ上の混合を可能とし、しかも見苦しい縦
縞が現れることがなく、多様なりラー表示の要求に応え
ることを可能とした映像表示装置を提供することを目的
とし、以下に本発明をその実施例を示す図面に基いて詳
述する。
縞が現れることがなく、多様なりラー表示の要求に応え
ることを可能とした映像表示装置を提供することを目的
とし、以下に本発明をその実施例を示す図面に基いて詳
述する。
第１図は本発明に係る映像表示装置の映像表示部たるＣ
ＲＴＩＯの画面を模式的に表わしており、主走査方向、
即ち水平方向にｎ個の、また副走査方向、即ち垂直方向
にｍ個の画素ＰＥ（実線で区画されて示されている）が
マトリックス状に配されており、各画素は破線で区画し
て示したように夫々主走査方向に並ぶＮ個（実施例では
Ｎ＝２）の表示単位、即ちドットＤＴにて構成されてい
る。
ＲＴＩＯの画面を模式的に表わしており、主走査方向、
即ち水平方向にｎ個の、また副走査方向、即ち垂直方向
にｍ個の画素ＰＥ（実線で区画されて示されている）が
マトリックス状に配されており、各画素は破線で区画し
て示したように夫々主走査方向に並ぶＮ個（実施例では
Ｎ＝２）の表示単位、即ちドットＤＴにて構成されてい
る。
なおここにおいて各ドットの大きさは、隣接するドット
の表示色によりそれらの混合として視認できる程度に定
める必要がある。従つて第１図の場合には水平方向にｎ
画素、垂直方向にｍ画素の解像度を有するものとして取
扱うことができ、’また１つの画素により表示できる色
の種類数はＸＣ２＋ Ｘ（但しｘ＝２”） で表わされる数となり、に＝３（ｘ＝８）の場合には、
Ｃ２＋８＝８曙類となる。
の表示色によりそれらの混合として視認できる程度に定
める必要がある。従つて第１図の場合には水平方向にｎ
画素、垂直方向にｍ画素の解像度を有するものとして取
扱うことができ、’また１つの画素により表示できる色
の種類数はＸＣ２＋ Ｘ（但しｘ＝２”） で表わされる数となり、に＝３（ｘ＝８）の場合には、
Ｃ２＋８＝８曙類となる。
なおこの内８Ｃ２■ ２８、種類の色が８種類の各ドッ
トの色を基に見かけ上混色して表示される色である。第
２図は本発明に係る映像表示装置の構成を略示するブロ
ック図、第３図イ〜ヌはその動作説明のためのタイムチ
ャートである。
トの色を基に見かけ上混色して表示される色である。第
２図は本発明に係る映像表示装置の構成を略示するブロ
ック図、第３図イ〜ヌはその動作説明のためのタイムチ
ャートである。
第２図において１はディジタルメモリ装置５に対するデ
ータ書込に関する信号を発する入力装置であつて、書込
命令信号Ｒ／Ｗ″を制御回路２へ、書込アドレスＰｘｙ
を選択回路４へ、また書込データＡをメモリ装置５へ夫
々出力する。書込データＡはカラー情報に相当するデー
タであつて、Ｎｋビット（実施例ではｋ＝３、Ｎ＝２）
からなり、メモリ装置５を構成するＮ組（実施例では２
組）のメモリ５ａ，５ｂ夫々へｋビットずつのデータを
記憶させるべきカラー情報として与えるようになつてい
る。制御回路２は各種の制御信号をこれに入力される垂
直同期信号■〔第３図イ〕及び水平同期信号Ｈ〔第３図
口，へ〕並びに書込命令信号Ｒ／Ｗ″に基いて作成する
回路であつて、クロックφ〔第３図ホ，り〕を読出しカ
ウンタ３へ表示期間信号Ｄ〔第３図二，チ〕を選択回路
４へ、また書込パルスＲ／Ｗ〔第３図ヌ〕をメモリ装置
５へ夫々与えるように構成してある。第３図へ〜ヌは第
３図ホに白抜矢符で示す部分を拡大して示しているが、
これらの図から明なかな如くクロックφは水平同期信号
Ｈの間の所定時間に亘つてハイレベルとなる表示期間信
号Ｄがハイレベルとなつている間に多数（ｎ発）現れる
パルス信号でありこれを読出しカウンタ３に与えて計数
させ、カウンタ３は計数値を読出しアドレスＱｘｙとし
て選択回路４へ与えるようにしている。表示期間信号Ｄ
はこれがハイレベルにある間にＣＲＴｌＯにおける表示
を行わせ選択回路４においてはこれがハイレベルである
間には読出しアドレスＱｘｙを選択せしめ、またローベ
ルである間には書込みアドレスＰｘｙを選択せしめて、
選択した．アドレスＲｘｙを読出し又は書込みのために
メモリ装置５へ与えるようにしてある。書込みパルスＲ
／Ｗは書込命令信号Ｒ／Ｗ″が与えられた直後の表示期
間信号Ｄがローレベルであるタイミングに現れ、書込み
パルスＲ／Ｗが現・れた（ハイレベルになつた）ときに
はメモリ装置５を書込みモードに、またこれが現れてい
ないとき（ローレベルにあるとき）にはメモリ装置５を
読出しモードにする。
ータ書込に関する信号を発する入力装置であつて、書込
命令信号Ｒ／Ｗ″を制御回路２へ、書込アドレスＰｘｙ
を選択回路４へ、また書込データＡをメモリ装置５へ夫
々出力する。書込データＡはカラー情報に相当するデー
タであつて、Ｎｋビット（実施例ではｋ＝３、Ｎ＝２）
からなり、メモリ装置５を構成するＮ組（実施例では２
組）のメモリ５ａ，５ｂ夫々へｋビットずつのデータを
記憶させるべきカラー情報として与えるようになつてい
る。制御回路２は各種の制御信号をこれに入力される垂
直同期信号■〔第３図イ〕及び水平同期信号Ｈ〔第３図
口，へ〕並びに書込命令信号Ｒ／Ｗ″に基いて作成する
回路であつて、クロックφ〔第３図ホ，り〕を読出しカ
ウンタ３へ表示期間信号Ｄ〔第３図二，チ〕を選択回路
４へ、また書込パルスＲ／Ｗ〔第３図ヌ〕をメモリ装置
５へ夫々与えるように構成してある。第３図へ〜ヌは第
３図ホに白抜矢符で示す部分を拡大して示しているが、
これらの図から明なかな如くクロックφは水平同期信号
Ｈの間の所定時間に亘つてハイレベルとなる表示期間信
号Ｄがハイレベルとなつている間に多数（ｎ発）現れる
パルス信号でありこれを読出しカウンタ３に与えて計数
させ、カウンタ３は計数値を読出しアドレスＱｘｙとし
て選択回路４へ与えるようにしている。表示期間信号Ｄ
はこれがハイレベルにある間にＣＲＴｌＯにおける表示
を行わせ選択回路４においてはこれがハイレベルである
間には読出しアドレスＱｘｙを選択せしめ、またローベ
ルである間には書込みアドレスＰｘｙを選択せしめて、
選択した．アドレスＲｘｙを読出し又は書込みのために
メモリ装置５へ与えるようにしてある。書込みパルスＲ
／Ｗは書込命令信号Ｒ／Ｗ″が与えられた直後の表示期
間信号Ｄがローレベルであるタイミングに現れ、書込み
パルスＲ／Ｗが現・れた（ハイレベルになつた）ときに
はメモリ装置５を書込みモードに、またこれが現れてい
ないとき（ローレベルにあるとき）にはメモリ装置５を
読出しモードにする。
メモリ５ａ，５ｂはいずれもＣＲＴｌＯの全画素部分の
記憶エリヤを有しており、１つの画素に１つのアドレス
を対応させてあり、一方のメモリには各画素の一方のド
ットに表示させるべきカラー情報を、また他方のメモリ
には各画素の他方のドットに表示させるべきカラー情報
を夫々対応するアドレスに書込むように構成してある。
記憶エリヤを有しており、１つの画素に１つのアドレス
を対応させてあり、一方のメモリには各画素の一方のド
ットに表示させるべきカラー情報を、また他方のメモリ
には各画素の他方のドットに表示させるべきカラー情報
を夫々対応するアドレスに書込むように構成してある。
即ちＣＲＴの左上隅の画素ＰＥｌｌに割付けたアドレス
（１、１）が書込アドレスＰｘｙとして入力装置１扉か
ら発せられ、これが選択回路４にて選択されてアドレス
Ｒｘｙとしてメモリ装置５に与えられると、各メモリ５
ａ，５ｂ夫々のアドレス（１、１）のエリヤ（夫々画素
ＰＥｌｌの２個のドットの夫々に割付けられている）に
、書込データＡを構成する２つの各３ビットのデータの
夫々が書込まれることになる。７はフリップフロップで
あつて、水平同期信号Ｈを入力とし、第３図口とハ又は
へと卜の対比から明らかな如く、水平同期信号Ｈの立上
りに同期してその出力Ｆ〔第３図ハ，ト〕のレベルがハ
イ、ローに交番変化する構成を有し、この出力Ｆはセレ
クタ６へ与えられるが、セレクタ６はフリップフロップ
出力Ｆがハイレベルである場合とローレベルである場合
とにおいて同一の読出しアドレスに関するメモリ５ａか
らの読出しデータとメモリ油からの読出しデータとのＣ
ＲＴｌＯ側回路への転送順序を逆にするように動作する
。
（１、１）が書込アドレスＰｘｙとして入力装置１扉か
ら発せられ、これが選択回路４にて選択されてアドレス
Ｒｘｙとしてメモリ装置５に与えられると、各メモリ５
ａ，５ｂ夫々のアドレス（１、１）のエリヤ（夫々画素
ＰＥｌｌの２個のドットの夫々に割付けられている）に
、書込データＡを構成する２つの各３ビットのデータの
夫々が書込まれることになる。７はフリップフロップで
あつて、水平同期信号Ｈを入力とし、第３図口とハ又は
へと卜の対比から明らかな如く、水平同期信号Ｈの立上
りに同期してその出力Ｆ〔第３図ハ，ト〕のレベルがハ
イ、ローに交番変化する構成を有し、この出力Ｆはセレ
クタ６へ与えられるが、セレクタ６はフリップフロップ
出力Ｆがハイレベルである場合とローレベルである場合
とにおいて同一の読出しアドレスに関するメモリ５ａか
らの読出しデータとメモリ油からの読出しデータとのＣ
ＲＴｌＯ側回路への転送順序を逆にするように動作する
。
即ちメモリ５ａ，５ｂ夫々のアドレス（１、１）、（１
、２）・ ・（１、ｎ）、（２、１）、（２、２）・（
２、ｎ）に夫々書込まれているデータ内容をａ（１、１
）、ｂ（１、１） ａ（１，２）、ｂ（１、２） ・・
・ａ（１、ｎ）、ｂ（１、ｎ）、ａ（２、１）、ｂ（２
、１） ａ（２、２）、ｂ（２、２）・・・・・ａ（２
、ｎ）、ｂ（２、ｎ）とするとセレクタ出力は、１ライ
ン目の走査線については読出しアドレスに従い第１図の
ＣＲＴ図面に示すようにａ（１、１）、ｂ（１、１）；
ａ（１、２）、ｂ（１、２）・・・・ａ（１、ｎ）、ｂ
（１、ｎ）となるのに対し２ライン目の走査線について
はｂ（２、１）、ａ（２、１）；ｂ（２、２）、ａ（２
、２）・・・・・ｂ（２、ｎ）、ａ（２、ｎ）と逆にな
り、このようにして出力れたデータはＰ／Ｓ（パラレル
／シリアル）変換回路８を経てシリアルデータに変換さ
れ、更にＤ／Ａ（ディジタル／アナログ）変換回路９を
経てアナログデータに変換された上てＣＲＴｌＯへカラ
ー表示のために与えられるようになつている。次に叙上
の如く構成された本発明装置の動作を、ＣＲＴｌＯの画
面全体を見かけ上の混色によりマゼンタ（但しマゼンタ
は混色によらずとも表示し得る色てある）に表示する場
合を例にとつて説明する。
、２）・ ・（１、ｎ）、（２、１）、（２、２）・（
２、ｎ）に夫々書込まれているデータ内容をａ（１、１
）、ｂ（１、１） ａ（１，２）、ｂ（１、２） ・・
・ａ（１、ｎ）、ｂ（１、ｎ）、ａ（２、１）、ｂ（２
、１） ａ（２、２）、ｂ（２、２）・・・・・ａ（２
、ｎ）、ｂ（２、ｎ）とするとセレクタ出力は、１ライ
ン目の走査線については読出しアドレスに従い第１図の
ＣＲＴ図面に示すようにａ（１、１）、ｂ（１、１）；
ａ（１、２）、ｂ（１、２）・・・・ａ（１、ｎ）、ｂ
（１、ｎ）となるのに対し２ライン目の走査線について
はｂ（２、１）、ａ（２、１）；ｂ（２、２）、ａ（２
、２）・・・・・ｂ（２、ｎ）、ａ（２、ｎ）と逆にな
り、このようにして出力れたデータはＰ／Ｓ（パラレル
／シリアル）変換回路８を経てシリアルデータに変換さ
れ、更にＤ／Ａ（ディジタル／アナログ）変換回路９を
経てアナログデータに変換された上てＣＲＴｌＯへカラ
ー表示のために与えられるようになつている。次に叙上
の如く構成された本発明装置の動作を、ＣＲＴｌＯの画
面全体を見かけ上の混色によりマゼンタ（但しマゼンタ
は混色によらずとも表示し得る色てある）に表示する場
合を例にとつて説明する。
即ちこの場合は入力装置１によソー方のメモリ、例えば
５ａの全アドレスに青に相当するｋ＝３ビットのデータ
を書込み、また他方のメモリ、例えば５ｂの全アドレス
に赤に相当するｋ＝３ビットのデータを書込む。而して
フリップフロップ７のレベルは水平走査線毎にそのハイ
、ローのレベルを変じるから、メモリ装置５から読出さ
れ、セレクタ６を介して出力されるデータとＣＲＴｌＯ
上における表示位置との関係は例えば第１図に示すよう
に、１ライン目、３ライン目等の奇数ライン目の水平走
査線による各画素については左側のドットがメモリ５ａ
の内容ａ（１、１）、ａ（３、１）等を有し、右側のド
ットがメモリ５ｂの内容ｂ（１、１）、ｂ（３、１）等
を表すことになり、また２ライン目、４ライン目等の偶
数ライン目の水平走査線による各画素については左側の
ドットがメモリ５ｂの内容ｂ（（２、１）、ｂ（４、１
）等を表し、右側のドットがメモリ５ａの内容ａ（２、
１）、ａ（４、１）等を表すことになる。これを、色に
ついて示すと奇数ラインでは青、赤、青、赤・・・・・
・の表示が、また偶数ラインでは逆に赤、青、赤、青・
・・・・・の表示が行われることになる。これにより赤
のドットと青のドットとの見かけ土の混色によるマゼン
タ表示が実現されたことになるが、上述の如く本発明装
置ではライン毎に青、赤のドットの位置を相違せしめて
あるから、各ドットの色の配列は垂直方向についても第
１列（左端側の画素の左側のドット列）は青、赤、青、
赤・・・・・・に、また第２列（左端側の画素の右側の
ドット列）は赤、青、赤、青・・・・・・になつており
、その結果見苦しい赤又は青の縦縞が現れない。
５ａの全アドレスに青に相当するｋ＝３ビットのデータ
を書込み、また他方のメモリ、例えば５ｂの全アドレス
に赤に相当するｋ＝３ビットのデータを書込む。而して
フリップフロップ７のレベルは水平走査線毎にそのハイ
、ローのレベルを変じるから、メモリ装置５から読出さ
れ、セレクタ６を介して出力されるデータとＣＲＴｌＯ
上における表示位置との関係は例えば第１図に示すよう
に、１ライン目、３ライン目等の奇数ライン目の水平走
査線による各画素については左側のドットがメモリ５ａ
の内容ａ（１、１）、ａ（３、１）等を有し、右側のド
ットがメモリ５ｂの内容ｂ（１、１）、ｂ（３、１）等
を表すことになり、また２ライン目、４ライン目等の偶
数ライン目の水平走査線による各画素については左側の
ドットがメモリ５ｂの内容ｂ（（２、１）、ｂ（４、１
）等を表し、右側のドットがメモリ５ａの内容ａ（２、
１）、ａ（４、１）等を表すことになる。これを、色に
ついて示すと奇数ラインでは青、赤、青、赤・・・・・
・の表示が、また偶数ラインでは逆に赤、青、赤、青・
・・・・・の表示が行われることになる。これにより赤
のドットと青のドットとの見かけ土の混色によるマゼン
タ表示が実現されたことになるが、上述の如く本発明装
置ではライン毎に青、赤のドットの位置を相違せしめて
あるから、各ドットの色の配列は垂直方向についても第
１列（左端側の画素の左側のドット列）は青、赤、青、
赤・・・・・・に、また第２列（左端側の画素の右側の
ドット列）は赤、青、赤、青・・・・・・になつており
、その結果見苦しい赤又は青の縦縞が現れない。
なお上述の実施例ではＮ＝２としたがＮ＝３以上として
、混色表示可能な色の種類をより多くすることも可能で
ある。
、混色表示可能な色の種類をより多くすることも可能で
ある。
また上述の実施例では走査線毎に表示順序を逆としたが
複数ライン毎に逆とすること、またＮ＝３以上の場合に
は、Ａ．．ｂ．．ｃｃ，．ｂ．．ａの如く交互に逆転す
る方法だけではなく、ＡＮｂ．ｃｂ．．ｃ．．ａｃ．．
ａ．．ｂのようにシフトしていく方法も可能である。
複数ライン毎に逆とすること、またＮ＝３以上の場合に
は、Ａ．．ｂ．．ｃｃ，．ｂ．．ａの如く交互に逆転す
る方法だけではなく、ＡＮｂ．ｃｂ．．ｃ．．ａｃ．．
ａ．．ｂのようにシフトしていく方法も可能である。
また本発明装置は映像表示部としてＣＲＴを用いたもの
に限らず固体表示素子を多数並設してなるパネル状の表
示装置等、他の表示手段を使用したものを用いても構成
できる。以上のように本発明装置はラスタ走査型の映像
表示部と、その最小表示単位に表示させるべきカラー状
報を記憶させてあるＮ組のメモリと、映像表示部の主走
査方向の連続するＮ個の最小表示単位に表示させるべき
カラー情報を相違る組のメモリから同時に読出す回路と
、該回路にて読出されたカラー情報を所定順序にて映像
表示部へ転送する回路と、この転送の順序を１又は複数
の走査線毎に相違せしめる回路と具備したものであるか
ら、本発明による場合は、見苦しい縦縞などが現れない
高価質の混色表示が可能な映像表示装置を簡単な回路構
成で実現でき、見かけ上の混色ながら表示色数が飛躍的
に増加することになりこの種の製品の用途は著しく拡大
する等、本発明はカラーディスプレイ技術に多大の貢献
をなくすもので゛ある。
に限らず固体表示素子を多数並設してなるパネル状の表
示装置等、他の表示手段を使用したものを用いても構成
できる。以上のように本発明装置はラスタ走査型の映像
表示部と、その最小表示単位に表示させるべきカラー状
報を記憶させてあるＮ組のメモリと、映像表示部の主走
査方向の連続するＮ個の最小表示単位に表示させるべき
カラー情報を相違る組のメモリから同時に読出す回路と
、該回路にて読出されたカラー情報を所定順序にて映像
表示部へ転送する回路と、この転送の順序を１又は複数
の走査線毎に相違せしめる回路と具備したものであるか
ら、本発明による場合は、見苦しい縦縞などが現れない
高価質の混色表示が可能な映像表示装置を簡単な回路構
成で実現でき、見かけ上の混色ながら表示色数が飛躍的
に増加することになりこの種の製品の用途は著しく拡大
する等、本発明はカラーディスプレイ技術に多大の貢献
をなくすもので゛ある。
図面は本発明の実施例を示すものであつて、第１図はＣ
ＲＴ画面の模式図、第２図は本発明装置の要部を略示す
るブロック図、第３図イ〜ヌは動作説明のためのタイム
チャートである。 ４・・・・・・選択回路、５・・・・・・メモリ装置、
６・・・・・・セレクタ、７・・・・・フリップフロッ
プ、１０・・・ＣＲＴ。
ＲＴ画面の模式図、第２図は本発明装置の要部を略示す
るブロック図、第３図イ〜ヌは動作説明のためのタイム
チャートである。 ４・・・・・・選択回路、５・・・・・・メモリ装置、
６・・・・・・セレクタ、７・・・・・フリップフロッ
プ、１０・・・ＣＲＴ。
Claims (1)
- 【特許請求の範囲】 １ ラスタ走査型の映像表示部と、 その最小表示単位に表示させるべきカラー情報を記憶さ
せてあるＮ組のメモリと、映像表示部の主走査方向の連
続するＮ個の最小表示単位に表示させるべきカラー情報
を相異る組のメモリから同時に読出す回路と、該回路に
て読出されたカラー情報を所定順序にて映像表示部へ転
送する回路と、この転送の順序を１又は複数の走査線毎
に相違せしめる回路とを具備することを特徴とする映像
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55139041A JPS6058480B2 (ja) | 1980-10-03 | 1980-10-03 | 映像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55139041A JPS6058480B2 (ja) | 1980-10-03 | 1980-10-03 | 映像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5763588A JPS5763588A (en) | 1982-04-17 |
| JPS6058480B2 true JPS6058480B2 (ja) | 1985-12-20 |
Family
ID=15236069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55139041A Expired JPS6058480B2 (ja) | 1980-10-03 | 1980-10-03 | 映像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058480B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210490A (ja) * | 1983-05-13 | 1984-11-29 | 株式会社東芝 | 表示制御装置 |
| JPS61140983A (ja) * | 1984-12-13 | 1986-06-28 | 株式会社 アスキ− | 表示制御装置 |
| JPH06103431B2 (ja) * | 1985-03-08 | 1994-12-14 | 株式会社アスキ− | デイスプレイコントロ−ラ |
| JPH0321989A (ja) * | 1989-06-19 | 1991-01-30 | Nec Ic Microcomput Syst Ltd | 表示制御回路 |
-
1980
- 1980-10-03 JP JP55139041A patent/JPS6058480B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5763588A (en) | 1982-04-17 |
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