JPH06103431B2 - デイスプレイコントロ−ラ - Google Patents
デイスプレイコントロ−ラInfo
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- JPH06103431B2 JPH06103431B2 JP60045952A JP4595285A JPH06103431B2 JP H06103431 B2 JPH06103431 B2 JP H06103431B2 JP 60045952 A JP60045952 A JP 60045952A JP 4595285 A JP4595285 A JP 4595285A JP H06103431 B2 JPH06103431 B2 JP H06103431B2
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- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、液晶表示装置あるいはCRT（ブラウン管）
表示装置等に用いられるディスプレイコントローラに関
する。
表示装置等に用いられるディスプレイコントローラに関
する。
［従来技術］ 近年の液晶表示装置は、通常第11図の構成が採られる。
この図において、１はCPU（中央処理装置）、２はディ
スプレイコントローラ、３は表示用メモリ、４は液晶モ
ジュールである。また、液晶モジュール４は、第12図に
示すように液晶パネル５と、その周辺に設けられたパネ
ル駆動回路６とから構成されている。液晶パネル５は、
例えば横640本、縦200本の電極を有し、640×200ドット
による画像表示を行う。また、この液晶パネル５は表示
ブロックＡ、Ｂに分割され、２個のパネルとして駆動さ
れる。シフトレジスタ7a（640ビット）、ラッチ8a（640
ビット）、電極駆動回路9aは各々表示ブロックＡの列電
極を駆動する回路、シフトレジスタ7b（640ビット）、
ラッチ8b（640ビット）、電極駆動回路9bは各々表示ブ
ロックＢの列電極を駆動する回路、シフトレジスタ11
（100ビット）および電極駆動回路12は行電極を駆動す
る回路である。なお、この液晶モジュール４は通常パネ
ルメーカにおいて製造、販売される。以上の構成におい
て、CPU1（第11図）は画像データを表示用メモリ３内に
書込み、そして、ディスプレイコントローラ２へ表示指
令を出力する。ディスプレイコントローラ２は、この表
示指令を受け、表示用メモリ３から画像データを読出
し、読出した画像データに基づいて表示データLDa、LDb
（シリアルデータ）を作成し、シフトクロックSCKと共
に液晶モジュール４へ出力する。これにより、表示デー
タLDa、LDbが各々シフトレジスタ7aおよび7bに順次読込
まれる。そして、640ビットの表示データLDa、LDbが各
々シフトレジスタ7a,7bに読込まれた時点で、ディスプ
レイコントローラ２がラッチクロックLCおよびフレーム
信号FLMを各々出力する。これらの信号LCおよびFLMが出
力されると、シフトレジスタ7a,7b内のデータがラッチ8
a,8bに読込まれ、またシフトレジスタ11の第１番目の記
憶セル内に“1"信号が読込まれ、これにより液晶パネル
の第０行（最上行）および第100行のドット表示が行わ
れる。次にディスプレイコントローラ２は第１行および
第101行の各ドットを表示させるためのデータLDa、LDb
を各々シフトクロックSCKと共に出力し、シフトレジス
タ7a,7b内に全データ（640ビット）が読込まれた時点で
ラッチクロックLCを出力する。これにより、シフトレジ
スタ7a,7b内のデータがラッチ8a,8b内に読込まれ、ま
た、シフトレジスタ11の第２番目の記憶セル内に“1"信
号が読込まれ、液晶パネル５の第１行および第101行の
ドット表示が行われる。以下、上記の過程が繰返えされ
てパネル表示が行われる。なお、フレーム信号FLMは１
フレーム走査につき１回（走査開始時点）出力される。
また、フレーム周波数は通常70Hzである。
この図において、１はCPU（中央処理装置）、２はディ
スプレイコントローラ、３は表示用メモリ、４は液晶モ
ジュールである。また、液晶モジュール４は、第12図に
示すように液晶パネル５と、その周辺に設けられたパネ
ル駆動回路６とから構成されている。液晶パネル５は、
例えば横640本、縦200本の電極を有し、640×200ドット
による画像表示を行う。また、この液晶パネル５は表示
ブロックＡ、Ｂに分割され、２個のパネルとして駆動さ
れる。シフトレジスタ7a（640ビット）、ラッチ8a（640
ビット）、電極駆動回路9aは各々表示ブロックＡの列電
極を駆動する回路、シフトレジスタ7b（640ビット）、
ラッチ8b（640ビット）、電極駆動回路9bは各々表示ブ
ロックＢの列電極を駆動する回路、シフトレジスタ11
（100ビット）および電極駆動回路12は行電極を駆動す
る回路である。なお、この液晶モジュール４は通常パネ
ルメーカにおいて製造、販売される。以上の構成におい
て、CPU1（第11図）は画像データを表示用メモリ３内に
書込み、そして、ディスプレイコントローラ２へ表示指
令を出力する。ディスプレイコントローラ２は、この表
示指令を受け、表示用メモリ３から画像データを読出
し、読出した画像データに基づいて表示データLDa、LDb
（シリアルデータ）を作成し、シフトクロックSCKと共
に液晶モジュール４へ出力する。これにより、表示デー
タLDa、LDbが各々シフトレジスタ7aおよび7bに順次読込
まれる。そして、640ビットの表示データLDa、LDbが各
々シフトレジスタ7a,7bに読込まれた時点で、ディスプ
レイコントローラ２がラッチクロックLCおよびフレーム
信号FLMを各々出力する。これらの信号LCおよびFLMが出
力されると、シフトレジスタ7a,7b内のデータがラッチ8
a,8bに読込まれ、またシフトレジスタ11の第１番目の記
憶セル内に“1"信号が読込まれ、これにより液晶パネル
の第０行（最上行）および第100行のドット表示が行わ
れる。次にディスプレイコントローラ２は第１行および
第101行の各ドットを表示させるためのデータLDa、LDb
を各々シフトクロックSCKと共に出力し、シフトレジス
タ7a,7b内に全データ（640ビット）が読込まれた時点で
ラッチクロックLCを出力する。これにより、シフトレジ
スタ7a,7b内のデータがラッチ8a,8b内に読込まれ、ま
た、シフトレジスタ11の第２番目の記憶セル内に“1"信
号が読込まれ、液晶パネル５の第１行および第101行の
ドット表示が行われる。以下、上記の過程が繰返えされ
てパネル表示が行われる。なお、フレーム信号FLMは１
フレーム走査につき１回（走査開始時点）出力される。
また、フレーム周波数は通常70Hzである。
［発明が解決しようとする問題点］ ところで、従来、液晶パネルの階調表示は、（１）各ド
ットへ印加する電圧をドット毎に制御する（特開昭59−
149393号参照）、（２）各ドットへ印加する信号のパル
ス幅をドット毎に制御する、等の方法により行われてお
り、階調表示のための回路は液晶モジュール内に組込ま
れていた。しかしながら、上記の方法によれば階調表示
のための回路が極めて複雑になり、この結果、液晶モジ
ュールの価格が高くなる欠点があった。また、従来階調
表示を行なおうとする場合は、この高価な液晶モジュー
ルを購入しなければ階調表示を行うことができなかっ
た。なお、第12図に示す液晶モジュール４は階調表示の
行うことができないタイプのものである。
ットへ印加する電圧をドット毎に制御する（特開昭59−
149393号参照）、（２）各ドットへ印加する信号のパル
ス幅をドット毎に制御する、等の方法により行われてお
り、階調表示のための回路は液晶モジュール内に組込ま
れていた。しかしながら、上記の方法によれば階調表示
のための回路が極めて複雑になり、この結果、液晶モジ
ュールの価格が高くなる欠点があった。また、従来階調
表示を行なおうとする場合は、この高価な液晶モジュー
ルを購入しなければ階調表示を行うことができなかっ
た。なお、第12図に示す液晶モジュール４は階調表示の
行うことができないタイプのものである。
以上の事情に鑑み、この出願の出願人は、高価な階調表
示可能な液晶モジュールを用いることなく、安価な階調
表示不能な液晶モジュールを用いて階調表示を行うこと
ができ、しかも快調表示のための構成が極めて簡単なデ
ィスプレイコントローラを出願した（この出願と同日の
提出による特許出願・発明の名称「ディスプレイコント
ローラ」）。このディスプレイコントローラにおける階
調表示の概略は次の通りである。まず、例えば８フレー
ム周期を１表示単位として設定する。なお、以下、８フ
レーム周期からなる表示単位を表示周期と称する。そし
て、あるドット（以下、ドットＸという）の階調（輝
度）を示す階調データYDが「７」（黒）の場合は表示周
期における８回のフレーム走査の各々において表示を行
い、また、ドットＸの階調データYDが「０」（白）の場
合は、８回のフレーム周期のいずれにおいても表示を行
わず、また、ドットＸの階調データYDが「１」〜「６」
の場合は、８回のフレーム周期において、階調データYD
に対応する回数だけ表示を行う。例えば、階調データYD
が「６」の場合は７階表示を行い、「５」の場合は６回
表示を行う。すなわち、この先願発明のコントローラに
おいては、１表示周期において何回表示を行わせるかに
基づいて階調表示を行う。なお、「表示を行う」とは、
具体的にはそのドットに電圧をかけることを意味し、言
い換えれば、そのドットを表示させるためのデータとし
てシフトレジスタ7aまたは7b（第12図）に“1"を読込ま
せることを意味する。第13図は、１表示周期DPにおける
階調データYDと表示タイミングとの関係の一例を示すタ
イミング図であり、例えば階調データYDが「７」の場合
は第０〜第７フレーム周期の各々において表示が行わ
れ、また例えば階調データYDが「４」の場合は、第１、
３、４、６、７フレーム周期において表示が行われる。
示可能な液晶モジュールを用いることなく、安価な階調
表示不能な液晶モジュールを用いて階調表示を行うこと
ができ、しかも快調表示のための構成が極めて簡単なデ
ィスプレイコントローラを出願した（この出願と同日の
提出による特許出願・発明の名称「ディスプレイコント
ローラ」）。このディスプレイコントローラにおける階
調表示の概略は次の通りである。まず、例えば８フレー
ム周期を１表示単位として設定する。なお、以下、８フ
レーム周期からなる表示単位を表示周期と称する。そし
て、あるドット（以下、ドットＸという）の階調（輝
度）を示す階調データYDが「７」（黒）の場合は表示周
期における８回のフレーム走査の各々において表示を行
い、また、ドットＸの階調データYDが「０」（白）の場
合は、８回のフレーム周期のいずれにおいても表示を行
わず、また、ドットＸの階調データYDが「１」〜「６」
の場合は、８回のフレーム周期において、階調データYD
に対応する回数だけ表示を行う。例えば、階調データYD
が「６」の場合は７階表示を行い、「５」の場合は６回
表示を行う。すなわち、この先願発明のコントローラに
おいては、１表示周期において何回表示を行わせるかに
基づいて階調表示を行う。なお、「表示を行う」とは、
具体的にはそのドットに電圧をかけることを意味し、言
い換えれば、そのドットを表示させるためのデータとし
てシフトレジスタ7aまたは7b（第12図）に“1"を読込ま
せることを意味する。第13図は、１表示周期DPにおける
階調データYDと表示タイミングとの関係の一例を示すタ
イミング図であり、例えば階調データYDが「７」の場合
は第０〜第７フレーム周期の各々において表示が行わ
れ、また例えば階調データYDが「４」の場合は、第１、
３、４、６、７フレーム周期において表示が行われる。
以上が先願に係るディスプレイコントローラにおける階
調表示の概略である。しかしながら、このディスプレイ
コントローラにも未だ中間調の表示の際にちらつきが発
生する欠点がある。そして、このちらつきは特に同一階
調で比較的大きな面積を表示する場合に著るしい。
調表示の概略である。しかしながら、このディスプレイ
コントローラにも未だ中間調の表示の際にちらつきが発
生する欠点がある。そして、このちらつきは特に同一階
調で比較的大きな面積を表示する場合に著るしい。
そこでこの発明は、先願発明の効果、すなわち高価な階
調表示可能な液晶モジュールを用いることなく階調表示
を行うことができ、かつ、階調表示のための構成が簡単
になるという効果が得られると共に、さらに、表示のち
らつきを防止する上、カラーコードに基づいたモノクロ
液晶表示とカラーCRT表示との両用性をも兼備できるデ
ィスプレイコントローラを提供することを目的としてい
る。
調表示可能な液晶モジュールを用いることなく階調表示
を行うことができ、かつ、階調表示のための構成が簡単
になるという効果が得られると共に、さらに、表示のち
らつきを防止する上、カラーコードに基づいたモノクロ
液晶表示とカラーCRT表示との両用性をも兼備できるデ
ィスプレイコントローラを提供することを目的としてい
る。
［問題を解決するための手段］ この発明は、行方向および列方向に配列されて表示部を
形成する各ドットヘフレーム走査毎に表示データを供給
してドット表示を行うディスプレイコントローラにおい
て、前記各ドットに対応して表示色を指定するカラーコ
ードを外部より順次入力し、この入力されたカラーコー
ドを赤色データ、緑色データおよび青色データからなる
RGBカラーデータに各々変換する表示制御手段と、前記R
GBカラーデータを前記各ドットの表示輝度を表す階調デ
ータに変換する階調演算手段と、前記フレーム走査を開
始する毎に生成されるフレーム信号を順次カウントし、
複数回のフレーム走査からなる１表示周期中のフレーム
周期番号を出力するカウンタと、前記階調データおよび
前記フレーム周期番号が各々入力され、このフレーム周
期番号毎に前記階調データに基づいて表示信号あるいは
非表示信号のいずれか一方を前記表示データとして出力
する第１および第２の表示データ発生手段と、予め前記
各ドットを、前記行方向および列方向へ１ドットおきに
配置される第１のドット群と、この第１のドット群の各
ドットに隣接する第２のドット群とに分けておき、前記
第１および第２の表示データ発生手段の各出力を交互に
選択して前記第１および第２のドット群へ順次供給する
選択手段とを具備し、 前記第１および第２の表示データ発生手段は、前記階調
データに対応した回数で前記１表示周期中に前記表示信
号を前記表示データとして出力すると共に、前記１表示
周期の間、前記第１および第２のドット群が同一階調と
なる場合、この第１および第２のドット群に各々供給さ
れる前記表示信号を互いにほぼ逆位相にすることを特徴
としている。
形成する各ドットヘフレーム走査毎に表示データを供給
してドット表示を行うディスプレイコントローラにおい
て、前記各ドットに対応して表示色を指定するカラーコ
ードを外部より順次入力し、この入力されたカラーコー
ドを赤色データ、緑色データおよび青色データからなる
RGBカラーデータに各々変換する表示制御手段と、前記R
GBカラーデータを前記各ドットの表示輝度を表す階調デ
ータに変換する階調演算手段と、前記フレーム走査を開
始する毎に生成されるフレーム信号を順次カウントし、
複数回のフレーム走査からなる１表示周期中のフレーム
周期番号を出力するカウンタと、前記階調データおよび
前記フレーム周期番号が各々入力され、このフレーム周
期番号毎に前記階調データに基づいて表示信号あるいは
非表示信号のいずれか一方を前記表示データとして出力
する第１および第２の表示データ発生手段と、予め前記
各ドットを、前記行方向および列方向へ１ドットおきに
配置される第１のドット群と、この第１のドット群の各
ドットに隣接する第２のドット群とに分けておき、前記
第１および第２の表示データ発生手段の各出力を交互に
選択して前記第１および第２のドット群へ順次供給する
選択手段とを具備し、 前記第１および第２の表示データ発生手段は、前記階調
データに対応した回数で前記１表示周期中に前記表示信
号を前記表示データとして出力すると共に、前記１表示
周期の間、前記第１および第２のドット群が同一階調と
なる場合、この第１および第２のドット群に各々供給さ
れる前記表示信号を互いにほぼ逆位相にすることを特徴
としている。
［実施例］ 第１図はこの発明の一実施例によるディスプレイコント
ローラ15を適用した液晶表示装置の構成を示すブロック
図であり、この図において16はCPU、17はCPU16において
用いられるプログラムが記憶されたROMおよびデータ記
憶用のRAMからなるメモリ、18は表示用メモリ（RAM）、
４は第12図に示す液晶モジュールである。表示用メモリ
18は、CPU16から出力されるカラーコードが書込まれる
メモリであり、この実施例においては、液晶モジュール
４内の液晶パネル５の各ドットの各々に対応して４ビッ
トのカラーコードが書込まれる。なお、この実施例によ
るディスプレイコントローラ15は液晶パネルおよびCRT
表示装置の双方を駆動できるようになっており、液晶モ
ジュール４に代えてCRT表示装置を結合した場合は、表
示用メモリ18内のカラーコードに基づくカラー表示が行
われる。一方、第１のように液晶モジュール４を結合し
た場合は、液晶パネル５において、カラーコードの色に
対応する輝度（濃淡）で表示が行われる。なお、説明を
簡単にするため、第１図には液晶モジュール４を駆動す
る回路構成のみを示している。
ローラ15を適用した液晶表示装置の構成を示すブロック
図であり、この図において16はCPU、17はCPU16において
用いられるプログラムが記憶されたROMおよびデータ記
憶用のRAMからなるメモリ、18は表示用メモリ（RAM）、
４は第12図に示す液晶モジュールである。表示用メモリ
18は、CPU16から出力されるカラーコードが書込まれる
メモリであり、この実施例においては、液晶モジュール
４内の液晶パネル５の各ドットの各々に対応して４ビッ
トのカラーコードが書込まれる。なお、この実施例によ
るディスプレイコントローラ15は液晶パネルおよびCRT
表示装置の双方を駆動できるようになっており、液晶モ
ジュール４に代えてCRT表示装置を結合した場合は、表
示用メモリ18内のカラーコードに基づくカラー表示が行
われる。一方、第１のように液晶モジュール４を結合し
た場合は、液晶パネル５において、カラーコードの色に
対応する輝度（濃淡）で表示が行われる。なお、説明を
簡単にするため、第１図には液晶モジュール４を駆動す
る回路構成のみを示している。
次に、ディスプレイコントローラ15において、表示制御
回路20は表示用メモリ18内の各カラーコードを順次読出
し、読出しカラーコードをRGB（レッド．グリーン．ブ
ルー）データRD、GD、BD（各３ビット）に変換して出力
する回路である。すなわち、いま液晶パネル５の各ドッ
トに第２図に示すように番号を振れば、表示制御回路20
は、まず表示ブロックＡの第０ドット〜第７ドットの各
カラーコードを読出し、順次、データRD、GD、BDに変換
して出力し、次いで表示ブロックＢの第０ドット〜第７
ドットの各カラーコードを読出し、順次、データRD、G
D、BDに変換して出力し、次いで表示ブロックＡの第８
ドット〜第15ドットの各カラーコードを順次データRD、
GD、BDに変換して出力し、以下この処理を繰り返す。な
お、第１表にカラーコードとデータRD、GD、BD、の対応
関係の一例を示す。
回路20は表示用メモリ18内の各カラーコードを順次読出
し、読出しカラーコードをRGB（レッド．グリーン．ブ
ルー）データRD、GD、BD（各３ビット）に変換して出力
する回路である。すなわち、いま液晶パネル５の各ドッ
トに第２図に示すように番号を振れば、表示制御回路20
は、まず表示ブロックＡの第０ドット〜第７ドットの各
カラーコードを読出し、順次、データRD、GD、BDに変換
して出力し、次いで表示ブロックＢの第０ドット〜第７
ドットの各カラーコードを読出し、順次、データRD、G
D、BDに変換して出力し、次いで表示ブロックＡの第８
ドット〜第15ドットの各カラーコードを順次データRD、
GD、BDに変換して出力し、以下この処理を繰り返す。な
お、第１表にカラーコードとデータRD、GD、BD、の対応
関係の一例を示す。
階調演算回路21はデータRD、GD、BDを階調（輝度）デー
タYDに変換する回路であり、表示制御回路20から遂次供
給されるデータRD、GD、BDに次の演算を施すことにより
階調データYD（３ビット）を作成し、表示データ形成部
23へ順次出力する。
タYDに変換する回路であり、表示制御回路20から遂次供
給されるデータRD、GD、BDに次の演算を施すことにより
階調データYD（３ビット）を作成し、表示データ形成部
23へ順次出力する。
ここで、R0、R1、R2は各々データRDの第０、第１、第２
ビットであり、G0〜G2、B0〜B2について同様である。ま
た、階調データYDとして出力されるのは、上記の演算の
解の第１〜第３ビットY1〜Y3であり、解の第２〜第４ビ
ットY2〜Y4を使用しないのは、最大値が６となってしま
い、３ビットで実現可能な８階調を実現できなくなるた
めである。第１〜第３ビットY1〜Y3を使用すれば、第１
表を書き換えて８階調を得ることができる。なお、この
演算式は、アナログRGB信号を輝度信号に変換する周知
の公式 Ｙ＝0.3R＋0.59G＋0.11B に基づいている。
ビットであり、G0〜G2、B0〜B2について同様である。ま
た、階調データYDとして出力されるのは、上記の演算の
解の第１〜第３ビットY1〜Y3であり、解の第２〜第４ビ
ットY2〜Y4を使用しないのは、最大値が６となってしま
い、３ビットで実現可能な８階調を実現できなくなるた
めである。第１〜第３ビットY1〜Y3を使用すれば、第１
表を書き換えて８階調を得ることができる。なお、この
演算式は、アナログRGB信号を輝度信号に変換する周知
の公式 Ｙ＝0.3R＋0.59G＋0.11B に基づいている。
タイミング信号発生回路22は、第11図および第12図にお
いて説明した液晶駆動用のシフトクロックSCK、ラッチ
クロックLC、フレーム信号FLMを発生すると共に、シフ
トクロックSCKの２倍の周波数のクロックパルスSCKaを
発生し、また、表示用メモリ18内のカラーコード読み出
しに必要な各種のタイミング信号を発生する回路であ
る。
いて説明した液晶駆動用のシフトクロックSCK、ラッチ
クロックLC、フレーム信号FLMを発生すると共に、シフ
トクロックSCKの２倍の周波数のクロックパルスSCKaを
発生し、また、表示用メモリ18内のカラーコード読み出
しに必要な各種のタイミング信号を発生する回路であ
る。
表示データ形成部23はこの発生の要旨に係る部分であ
り、階調データYDに基づいて表示データDD（シリアルデ
ータ）を作成し、出力する回路である。なお、この表示
データ形成部23については後に詳述する。
り、階調データYDに基づいて表示データDD（シリアルデ
ータ）を作成し、出力する回路である。なお、この表示
データ形成部23については後に詳述する。
分配回路24は表示データDDが16ビット入力される毎にラ
ッチし、ラッチしたデータの内の表示ブロックＡ（第12
図）表示用のデータ８ビットをデータLDaとして、表示
ブロックＢ表示用のデータＢビットをデータLDbとして
各々、シフトクロックSCKのタイミングで順次出力す
る。出力されたデータLDa,LDbは各々、第12図に示すシ
フトレジスタ7a,7bに読込まれ、これにより液晶パネル
５に階調表示が行われる。
ッチし、ラッチしたデータの内の表示ブロックＡ（第12
図）表示用のデータ８ビットをデータLDaとして、表示
ブロックＢ表示用のデータＢビットをデータLDbとして
各々、シフトクロックSCKのタイミングで順次出力す
る。出力されたデータLDa,LDbは各々、第12図に示すシ
フトレジスタ7a,7bに読込まれ、これにより液晶パネル
５に階調表示が行われる。
次に、表示データ形成部23の詳細を説明する。まず、こ
の実施例における階調表示の基本的な考え方は前述した
先願発明と同じである。しかしながら、前述したように
先願発明の場合ちらつきが発生する欠点する。そこで、
この実施例においては次の方法によってちらつきを防止
している。
の実施例における階調表示の基本的な考え方は前述した
先願発明と同じである。しかしながら、前述したように
先願発明の場合ちらつきが発生する欠点する。そこで、
この実施例においては次の方法によってちらつきを防止
している。
すなわち、液晶パネル５の各ドットを第３図に示すよう
にα，βの千鳥格子状の２グループに分ける。そして、
ドットαの駆動の場合は第13図に示すパターンに基づい
て駆動する。一方、ドットβの駆動の場合は、第４図に
示すパターンに基づいて駆動する。ここで、第４図のパ
ターンは、各階調データYDに対応する表示回数（“1"と
なる回数）は第13図のパターンと同じであるが、表示が
行われるタイミングが異なっている。すなわち、第４図
のパターンと第13図のパターンは略逆位相となってい
る。この結果、例えば相隣り合う２個のドットが同時に
同じ階調データYDで駆動された場合、先願発明のもので
は２個のドットが同じフレーム周期において同時にオン
とされ、あるいはオフとされ、これによりちらつきが顕
著になるが、この実施例においては両者がオン／オフさ
れるフレーム周期が異なっており、この結果ちらつきが
目立たなくなる。
にα，βの千鳥格子状の２グループに分ける。そして、
ドットαの駆動の場合は第13図に示すパターンに基づい
て駆動する。一方、ドットβの駆動の場合は、第４図に
示すパターンに基づいて駆動する。ここで、第４図のパ
ターンは、各階調データYDに対応する表示回数（“1"と
なる回数）は第13図のパターンと同じであるが、表示が
行われるタイミングが異なっている。すなわち、第４図
のパターンと第13図のパターンは略逆位相となってい
る。この結果、例えば相隣り合う２個のドットが同時に
同じ階調データYDで駆動された場合、先願発明のもので
は２個のドットが同じフレーム周期において同時にオン
とされ、あるいはオフとされ、これによりちらつきが顕
著になるが、この実施例においては両者がオン／オフさ
れるフレーム周期が異なっており、この結果ちらつきが
目立たなくなる。
次に、表示データ形成部23の詳細を説明する。第５図は
表示データ形成部23の構成を示すブロック図であり、こ
の図において25はフレーム信号FLMをアップカウントす
る３ビットのカウンタである。ここで、フレーム信号FL
Mは、前述したようにフレーム走査の開始時点で１回出
力される信号であり、したがって、このカウンタ25の１
周期は第13図および第４図に示す表示周期DPに等しく、
またそのカウント出力は同図に示すフレーム周期番号を
示している。26,27は各々表示データ発生回路であり、
表示データ発生回路26は第13図に示すタイミング図に基
づいてドットα（第３図参照）駆動用の表示データDDα
を発生し、また、表示データ発生回路27は第４図に示す
タイミング図に基づいてドッとβ駆動用表示データDDβ
を発生する。第６図は表示データ発生回路26の構成を示
す回路図であり、この図において28はカウンタ25のカウ
ント出力VDをデコードするデコーダ、29は階調データYD
をデコードするデコーダ、30〜37はオアゲートである。
これらのオアゲート30〜37は各々、○印の信号のオアを
とる回路である。例えばオアゲート32はデコーダ29の
２、３、５、６、７出力端の信号のオアをとる回路であ
り、また、オアゲート35はデコーダ29の２、５、６、７
出力端の信号のオアをとる回路である。39〜46はアンド
ゲート、48はオアゲートであり、このオアゲートの出力
端から表示データDDαが出力される。
表示データ形成部23の構成を示すブロック図であり、こ
の図において25はフレーム信号FLMをアップカウントす
る３ビットのカウンタである。ここで、フレーム信号FL
Mは、前述したようにフレーム走査の開始時点で１回出
力される信号であり、したがって、このカウンタ25の１
周期は第13図および第４図に示す表示周期DPに等しく、
またそのカウント出力は同図に示すフレーム周期番号を
示している。26,27は各々表示データ発生回路であり、
表示データ発生回路26は第13図に示すタイミング図に基
づいてドットα（第３図参照）駆動用の表示データDDα
を発生し、また、表示データ発生回路27は第４図に示す
タイミング図に基づいてドッとβ駆動用表示データDDβ
を発生する。第６図は表示データ発生回路26の構成を示
す回路図であり、この図において28はカウンタ25のカウ
ント出力VDをデコードするデコーダ、29は階調データYD
をデコードするデコーダ、30〜37はオアゲートである。
これらのオアゲート30〜37は各々、○印の信号のオアを
とる回路である。例えばオアゲート32はデコーダ29の
２、３、５、６、７出力端の信号のオアをとる回路であ
り、また、オアゲート35はデコーダ29の２、５、６、７
出力端の信号のオアをとる回路である。39〜46はアンド
ゲート、48はオアゲートであり、このオアゲートの出力
端から表示データDDαが出力される。
このような構成において、カウンタ25から「０」が出力
されると、アンドゲート46が開状態となり、オアゲート
37の出力がアンドゲート46、オアゲート48を介して、表
示デーダDDαとして出力される。ここで、オアゲート37
の出力は、デコーダ29の７出力端が“1"の場合、すなわ
ち階調データYDが「７」の場合にのみ“1"となる。すな
わち、カウンタ25の出力が「０」の場合は、階調データ
YDが「７」の場合のみデータDDαが“1"となり、階調デ
ータYDが「０〜６」の場合はデータDDαが“0"となる
（第13図参照）。同様に、カウンタ25の出力が「１」の
場合は、階調データYDが「３〜７」の場合にデータDDα
が“1"となり、カウンタ25の出力が「２」の場合は階調
データYDが「２、５〜７」の時データDDαが“1"とな
り、他の場合も同様である。しかして、上述した表示デ
ータ発生回路26によれば、階調データYDの値に応じて、
第13図に示すタイミングで“1"となる表示データDDαを
発生することができる。第７図は第４図に示すタイミン
グ図に基づいて表示データDDβを発生する表示データ発
生回路27の構成を示す回路図である。この図に示す回路
は、オアゲート30a〜37aの入力信号（○印の位置参照）
の除けば第６図の回路と全く同じであり、したがって詳
細な説明を省略する。
されると、アンドゲート46が開状態となり、オアゲート
37の出力がアンドゲート46、オアゲート48を介して、表
示デーダDDαとして出力される。ここで、オアゲート37
の出力は、デコーダ29の７出力端が“1"の場合、すなわ
ち階調データYDが「７」の場合にのみ“1"となる。すな
わち、カウンタ25の出力が「０」の場合は、階調データ
YDが「７」の場合のみデータDDαが“1"となり、階調デ
ータYDが「０〜６」の場合はデータDDαが“0"となる
（第13図参照）。同様に、カウンタ25の出力が「１」の
場合は、階調データYDが「３〜７」の場合にデータDDα
が“1"となり、カウンタ25の出力が「２」の場合は階調
データYDが「２、５〜７」の時データDDαが“1"とな
り、他の場合も同様である。しかして、上述した表示デ
ータ発生回路26によれば、階調データYDの値に応じて、
第13図に示すタイミングで“1"となる表示データDDαを
発生することができる。第７図は第４図に示すタイミン
グ図に基づいて表示データDDβを発生する表示データ発
生回路27の構成を示す回路図である。この図に示す回路
は、オアゲート30a〜37aの入力信号（○印の位置参照）
の除けば第６図の回路と全く同じであり、したがって詳
細な説明を省略する。
次に、第５図において50は、セレクト端子S1へ供給され
る切換信号Ｇが“0"の時表示データDDαを出力し、“1"
の時表示データDDβを出力するセレクタであり、その出
力は表示データDDとして分配回路24（第１図）へ供給さ
れる。また、51はイクスクルーシブオアゲート、52,53
は共にフリップフロップである。
る切換信号Ｇが“0"の時表示データDDαを出力し、“1"
の時表示データDDβを出力するセレクタであり、その出
力は表示データDDとして分配回路24（第１図）へ供給さ
れる。また、51はイクスクルーシブオアゲート、52,53
は共にフリップフロップである。
次に、第５図に示す表示データ形成部23の動作を第８図
および第９図に示すタイミング図を参照して説明する。
まず、第８図（イ）はクロックパルスSCKaの波形を示す
図であり、階調データYDは同図（ロ）に示すようにクロ
ックパルスSCKaに同期して表示データ発生回路26,27へ
供給される。これにより、表示データ発生回路26,27か
ら各々階調データYDに対応する表示データDDα,DDβが
クロックパルスSCKaに同期して出力される。なお、第８
図（ロ）において、YD0a,YD1a…は各々第２図に示す表
示ブロックＡの第０ドット，第１ドット…の階調データ
YDを示し、また、YD0b,YD1b…は各々表示ブロックＢの
第０ドット，第１ドット…の階調データYDを示す。一
方、フリップフロップ52はクロックパルスSCKaによって
トリガされ、ラッチクロックLCによってリセットされ
る。したがって、フリップフロップ52のＱ出力信号は第
８図（ハ）に示すようになり、クロックパルスSCKaのタ
イミングで、“0",“1"を繰り返す。また、フリップフ
ロップ53はラッチクロックLCにってトリガされ、フレー
ム信号FLMによってリセットされる。いま、フリップフ
ロップ53のＱ出力信号が“0"であるとすると、イクスク
ルーシブオアゲート51が単なるバッファアンプとして動
作し、フリップフロップ52のＱ出力信号がそのまま切換
信号Ｇとしてセレクタ50へ供給される。この結果、セレ
クタ50からデータDDとして、第８図（ニ）に示すように
表示データDDαおよびDDβが交互に出力される。次に、
液晶パネル５の第０行目および第100行目の表示デーアD
D（合計1280ビット）が全てセレクタ50から出力される
と、タイミング信号発生回路22（第１図）からラッチク
ロックLCが供給される。これにより、フリップフロップ
52がリセットされ、またフリップフロップ53がトリガさ
れる。フリップフロップ53がトリガされると、そのＱ出
力信号が“1"となり、この結果、以後イクスクルーシブ
オアゲート51がインバータとして動作し、フリップフロ
ップ52のＱ出力信号が反転されてセレクタ50へ供給され
る。しかして、第９図（イ）に示すように、第１行目お
よび第10行目の階調データYDが遂次供給されると、この
場合フリップフロップ52のＱ出力信号が同図（ロ）に示
すように変化し、したがって切換信号Ｇが同図（ハ）に
示すように変化することから、同図（ニ）に示す表示デ
ータDDがセレクタ50から出力される。すなわち、前述し
た第０行目，第100行目のドット表示用のデータDDとし
ては、表示データDDα,DDβがDDα,DDβの順に交互に出
力されたのに対し、第１行目，第101行目のドット表示
用のデータDDとしては、表示データDDα,DDβがDDβ,DD
αの順で交互に出力される。以下同様の過程で繰り返え
られる。そして、上述した表示データDDが分配回路24を
介して液晶モジュール４へ供給されると、液晶パネル５
の各ドットの階調表示が第３図に示す千鳥格子状に割当
てられたパターン（第13図および第４図に示すパター
ン）に基づいて行われる。
および第９図に示すタイミング図を参照して説明する。
まず、第８図（イ）はクロックパルスSCKaの波形を示す
図であり、階調データYDは同図（ロ）に示すようにクロ
ックパルスSCKaに同期して表示データ発生回路26,27へ
供給される。これにより、表示データ発生回路26,27か
ら各々階調データYDに対応する表示データDDα,DDβが
クロックパルスSCKaに同期して出力される。なお、第８
図（ロ）において、YD0a,YD1a…は各々第２図に示す表
示ブロックＡの第０ドット，第１ドット…の階調データ
YDを示し、また、YD0b,YD1b…は各々表示ブロックＢの
第０ドット，第１ドット…の階調データYDを示す。一
方、フリップフロップ52はクロックパルスSCKaによって
トリガされ、ラッチクロックLCによってリセットされ
る。したがって、フリップフロップ52のＱ出力信号は第
８図（ハ）に示すようになり、クロックパルスSCKaのタ
イミングで、“0",“1"を繰り返す。また、フリップフ
ロップ53はラッチクロックLCにってトリガされ、フレー
ム信号FLMによってリセットされる。いま、フリップフ
ロップ53のＱ出力信号が“0"であるとすると、イクスク
ルーシブオアゲート51が単なるバッファアンプとして動
作し、フリップフロップ52のＱ出力信号がそのまま切換
信号Ｇとしてセレクタ50へ供給される。この結果、セレ
クタ50からデータDDとして、第８図（ニ）に示すように
表示データDDαおよびDDβが交互に出力される。次に、
液晶パネル５の第０行目および第100行目の表示デーアD
D（合計1280ビット）が全てセレクタ50から出力される
と、タイミング信号発生回路22（第１図）からラッチク
ロックLCが供給される。これにより、フリップフロップ
52がリセットされ、またフリップフロップ53がトリガさ
れる。フリップフロップ53がトリガされると、そのＱ出
力信号が“1"となり、この結果、以後イクスクルーシブ
オアゲート51がインバータとして動作し、フリップフロ
ップ52のＱ出力信号が反転されてセレクタ50へ供給され
る。しかして、第９図（イ）に示すように、第１行目お
よび第10行目の階調データYDが遂次供給されると、この
場合フリップフロップ52のＱ出力信号が同図（ロ）に示
すように変化し、したがって切換信号Ｇが同図（ハ）に
示すように変化することから、同図（ニ）に示す表示デ
ータDDがセレクタ50から出力される。すなわち、前述し
た第０行目，第100行目のドット表示用のデータDDとし
ては、表示データDDα,DDβがDDα,DDβの順に交互に出
力されたのに対し、第１行目，第101行目のドット表示
用のデータDDとしては、表示データDDα,DDβがDDβ,DD
αの順で交互に出力される。以下同様の過程で繰り返え
られる。そして、上述した表示データDDが分配回路24を
介して液晶モジュール４へ供給されると、液晶パネル５
の各ドットの階調表示が第３図に示す千鳥格子状に割当
てられたパターン（第13図および第４図に示すパター
ン）に基づいて行われる。
第10図は第５図における破線部分Ｈの他の構成例を示す
回路図であり、この図において符号60〜69は各々○印の
信号のアンドをとるアンドゲート、71はオアゲート、72
〜75はインバータ、76〜78はイクスクルーシブオアゲー
ト、79,80はアンドゲートである。また、YD（０）〜YD
（２）は各々階調データYDの第０ビット〜第２ビット
（MSB）、VD（０）〜VD（２）は各々カウンタ25のカウ
ント出力VDの第０ビット〜第２ビット（MSB）である。
この図に示す構成によれば、第５図〜第７図に示す構成
に比較しはるかに簡単な構成によって全く同一の機能を
達成することができる。
回路図であり、この図において符号60〜69は各々○印の
信号のアンドをとるアンドゲート、71はオアゲート、72
〜75はインバータ、76〜78はイクスクルーシブオアゲー
ト、79,80はアンドゲートである。また、YD（０）〜YD
（２）は各々階調データYDの第０ビット〜第２ビット
（MSB）、VD（０）〜VD（２）は各々カウンタ25のカウ
ント出力VDの第０ビット〜第２ビット（MSB）である。
この図に示す構成によれば、第５図〜第７図に示す構成
に比較しはるかに簡単な構成によって全く同一の機能を
達成することができる。
なお、上記実施例においては、表示用メモリ18内にカラ
ーコードを記憶させたが、これに代えて予め階調データ
YDを記憶させておいてもよい。また、上記実施例はこの
発明を液晶表示装置に適用した場合であるが、この発明
はモノクロ表示によるCRT表示装置等に適用することも
可能である。
ーコードを記憶させたが、これに代えて予め階調データ
YDを記憶させておいてもよい。また、上記実施例はこの
発明を液晶表示装置に適用した場合であるが、この発明
はモノクロ表示によるCRT表示装置等に適用することも
可能である。
［発明の効果］ 以上説明したように、この発明によれば、高価な階調表
示可能な液晶モジュールを用いることなく、安価な液晶
モジュールを用いて階調表示を行うことができ、また、
階調表示のための回路構成が極めて簡単であり、さら
に、表示のちらつきを防止でき、しかもカラーコードに
基づいたモノクロ液晶表示とカラーCRT表示との両用性
をも兼備できる。
示可能な液晶モジュールを用いることなく、安価な液晶
モジュールを用いて階調表示を行うことができ、また、
階調表示のための回路構成が極めて簡単であり、さら
に、表示のちらつきを防止でき、しかもカラーコードに
基づいたモノクロ液晶表示とカラーCRT表示との両用性
をも兼備できる。
第１図はこの発明の一実施例によるディスプレイコント
ローラを用いた液晶表示装置の構成を示すブロック図、
第２図は同液晶表示装置における液晶パネル５の各ドッ
トの番号を示す図、第３図はちらつきを防止するための
構成を説明するための液晶パネル図、第４図は階調デー
タYDと表示タイミングとの関係を示す図、第５図は第１
図における表示データ形成部23の構成を示すブロック
図、第６図，第７図は各々第５図における表示データ発
生回路26,27の構成を示す回路図、第８図，第９図は各
々第５図に示す回路の動作を説明するためのタイミング
図、第10図は第５図における破線部分Ｈの他の構成例を
示す回路図、第11図は一般的な液晶表示装置の構成例を
示すブロック図、第12図は第11図における液晶モジュー
ル４の構成を示すブロック図、第13図は階調データYDと
表示タイミングとの関係を示す図である。 15……ディスプレイコントローラ、25……カウンタ、2
6,27……表示データ発生回路、50……セレクタ、51……
イクスクルーシブオアゲート、52,53……フリップフロ
ップ。
ローラを用いた液晶表示装置の構成を示すブロック図、
第２図は同液晶表示装置における液晶パネル５の各ドッ
トの番号を示す図、第３図はちらつきを防止するための
構成を説明するための液晶パネル図、第４図は階調デー
タYDと表示タイミングとの関係を示す図、第５図は第１
図における表示データ形成部23の構成を示すブロック
図、第６図，第７図は各々第５図における表示データ発
生回路26,27の構成を示す回路図、第８図，第９図は各
々第５図に示す回路の動作を説明するためのタイミング
図、第10図は第５図における破線部分Ｈの他の構成例を
示す回路図、第11図は一般的な液晶表示装置の構成例を
示すブロック図、第12図は第11図における液晶モジュー
ル４の構成を示すブロック図、第13図は階調データYDと
表示タイミングとの関係を示す図である。 15……ディスプレイコントローラ、25……カウンタ、2
6,27……表示データ発生回路、50……セレクタ、51……
イクスクルーシブオアゲート、52,53……フリップフロ
ップ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/00 Ｗ 8121−5Ｇ Ｖ 8121−5Ｇ 5/02 Ｃ 8121−5Ｇ 5/06 8121−5Ｇ (56)参考文献 特開 昭55−127595（ＪＰ，Ａ) 特開 昭58−54385（ＪＰ，Ａ) 特開 昭57−63588（ＪＰ，Ａ) 特開 昭55−105293（ＪＰ，Ａ)
Claims (1)
- 【請求項１】行方向および列方向に配列されて表示部を
形成する各ドットへフレーム走査毎に表示データを供給
してドット表示を行うディスプレイコントローラにおい
て、 前記各ドットに対応して表示色を指定するカラーコード
を外部より順次入力し、この入力されたカラーコードを
赤色データ、緑色データおよび青色データからなるRGB
カラーデータに各々変換する表示制御手段と、 前記RGBカラーデータを前記各ドットの表示輝度を表す
階調データに変換する階調演算手段と、 前記フレーム走査を開始する毎に生成されるフレーム信
号を順次カウントし、複数回のフレーム走査からなる１
表示周期中のフレーム周期番号を出力するカウンタと、 前記階調データおよび前記フレーム周期番号が各々入力
され、このフレーム周期番号毎に前記階調データに基づ
いて表示信号あるいは非表示信号のいずれか一方を前記
表示データとして出力する第１および第２の表示データ
発生手段と、 予め前記各ドットを、前記行方向および列方向へ１ドッ
トおきに配置される第１のドット群と、この第１のドッ
ト群の各ドットに隣接する第２のドット群とに分けてお
き、前記第１および第２の表示データ発生手段の各出力
を交互に選択して前記第１および第２のドット群へ順次
供給する選択手段とを具備し、 前記第１および第２の表示データ発生手段は、前記階調
データに対応した回数で前記１表示周期中に前記表示信
号を前記表示データとして出力すると共に、前記１表示
周期の間、前記第１および第２のドット群が同一階調と
なる場合、この第１および第２のドット群に各々供給さ
れる前記表示信号を互いにほぼ逆位相にすることを特徴
とするディスプレイコントローラ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045952A JPH06103431B2 (ja) | 1985-03-08 | 1985-03-08 | デイスプレイコントロ−ラ |
| EP86101118A EP0193728B1 (en) | 1985-03-08 | 1986-01-28 | Display control system |
| DE8686101118T DE3686428T2 (de) | 1985-03-08 | 1986-01-28 | Anzeigesteuersystem. |
| US06/824,952 US4779083A (en) | 1985-03-08 | 1986-01-31 | Display control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045952A JPH06103431B2 (ja) | 1985-03-08 | 1985-03-08 | デイスプレイコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61205983A JPS61205983A (ja) | 1986-09-12 |
| JPH06103431B2 true JPH06103431B2 (ja) | 1994-12-14 |
Family
ID=12733609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60045952A Expired - Lifetime JPH06103431B2 (ja) | 1985-03-08 | 1985-03-08 | デイスプレイコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103431B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370893A (ja) * | 1986-09-12 | 1988-03-31 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 多色表示方式 |
| JPS6397921A (ja) * | 1986-10-14 | 1988-04-28 | Seiko Epson Corp | 液晶表示装置 |
| JPS63174089A (ja) * | 1987-01-14 | 1988-07-18 | 株式会社ピーエフユー | 階調表示方式 |
| FR2621728B1 (fr) * | 1987-10-09 | 1990-01-05 | Thomson Csf | Systeme de visualisation d'images en demi-teintes sur un ecran matriciel |
| JP2784005B2 (ja) * | 1988-03-05 | 1998-08-06 | シャープ株式会社 | 表示装置の階調表示方式 |
| US5266940A (en) * | 1988-03-05 | 1993-11-30 | Sharp Kabushiki Kaisha | Method of gray scale display for dot matrix type display device |
| JP2875257B2 (ja) * | 1988-03-09 | 1999-03-31 | 株式会社日立製作所 | 液晶表示装置の制御回路および駆動方法 |
| JP2764927B2 (ja) * | 1988-07-27 | 1998-06-11 | ブラザー工業株式会社 | 階調表示制御装置 |
| JP2572639B2 (ja) * | 1988-09-02 | 1997-01-16 | セイコーエプソン株式会社 | 表示制御装置及びこれを具備する表示機器 |
| JP2758840B2 (ja) * | 1994-10-25 | 1998-05-28 | ローム株式会社 | 輝度調整回路 |
| JPH0876727A (ja) * | 1995-09-25 | 1996-03-22 | Seiko Epson Corp | 電子機器 |
| US6040812A (en) * | 1996-06-19 | 2000-03-21 | Xerox Corporation | Active matrix display with integrated drive circuitry |
| JPH09190165A (ja) * | 1997-01-13 | 1997-07-22 | Hitachi Ltd | 液晶表示装置の制御回路および駆動方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4225861A (en) * | 1978-12-18 | 1980-09-30 | International Business Machines Corporation | Method and means for texture display in raster scanned color graphic |
| JPS55127595A (en) * | 1979-03-26 | 1980-10-02 | Mitsubishi Electric Corp | Image display system |
| JPS6058480B2 (ja) * | 1980-10-03 | 1985-12-20 | 三洋電機株式会社 | 映像表示装置 |
| JPS5854385A (ja) * | 1981-09-28 | 1983-03-31 | 富士通株式会社 | デジタル制御式カラ−画像表示装置 |
-
1985
- 1985-03-08 JP JP60045952A patent/JPH06103431B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61205983A (ja) | 1986-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |