KR100370765B1 - 브이-램을 사용한 보조기억 장치의 버퍼 메모리 제어방법 - Google Patents

브이-램을 사용한 보조기억 장치의 버퍼 메모리 제어방법 Download PDF

Info

Publication number
KR100370765B1
KR100370765B1 KR1019950056573A KR19950056573A KR100370765B1 KR 100370765 B1 KR100370765 B1 KR 100370765B1 KR 1019950056573 A KR1019950056573 A KR 1019950056573A KR 19950056573 A KR19950056573 A KR 19950056573A KR 100370765 B1 KR100370765 B1 KR 100370765B1
Authority
KR
South Korea
Prior art keywords
host
data
media
buffer
ram
Prior art date
Application number
KR1019950056573A
Other languages
English (en)
Other versions
KR970057527A (ko
Inventor
김학빈
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1019950056573A priority Critical patent/KR100370765B1/ko
Publication of KR970057527A publication Critical patent/KR970057527A/ko
Application granted granted Critical
Publication of KR100370765B1 publication Critical patent/KR100370765B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0674—Disk device
    • G06F3/0676—Magnetic disk device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야:
하드 디스크 드라이브와 같은 보조기억장치의 버퍼 메모리 제어방법에 관한 것으로, 특히 V램을 사용한 보조기억장치의 버퍼 메모리 제어방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
호스트와 미디어 사이의 데이타 전송속도를 가속화시킬 수 있는 보조기억장치의 버퍼 메모리 제어방법을 제공함에 있다.
3. 발명의 해결방법의 요지:
V램을 버퍼 메모리로서 사용한 보조기억장치의 버퍼 메모리 제어방법에 있어서, 상기 V램의 시리얼 포트를 호스트 데이타 전송용 입출력 포트로 사용하며 상기 V램의 랜덤 액세스 포트를 미디어 데이타 전송용 입출력 포트로 사용하는 것을 특징으로 한다.
4. 발명의 중요한 용도:
데이타의 고속처리를 요구하는 하드 디스크 드라이브의 버퍼 메모리 및 그 제어에 사용될 수 있다.

Description

브이-램을 사용한 보조기억장치의 버퍼 메모리 제어방법
본 발명은 하드 디스크 드라이브와 같은 보조기억장치의 버퍼 메모리 제어방법에 관한 것으로, 특히 브이 램, 즉 V램(Video Random Access Memory)을 사용한 보조기억장치의 버퍼 메모리 제어방법에 관한 것이다.
하드 디스크 드라이브(Hard Disk Drive)와 같은 보조기억장치는 호스트컴퓨터에서 전송된 데이타를 미디어(Media)에 기록하거나 미디어에 기록되어 있는 데이타를 판독하여 호스트컴퓨터에 전송하는 것을 기본 기능으로 한다. 이 때 미디어의 데이타 기록밀도와 데이타 판독방법, 기구물 동작등의 여러가지 요인에 의해 데이타 기록 및 판독속도가 변화하게 된다. 예를들면 동일 미디어에서도 자속밀도(즉 데이타 기록밀도)의 차이에 따라 초당 전송가능한 데이타양이 변할 수 있고트랙(Track)위치 변경에 따라 헤드 이동시간 또한 가변적이므로 미디어에 기록/판독되는 데이타의 양은 상당히 크게 변화될 수 있다. 또한 호스트컴퓨터의 성능 또한 가변적이며 이에 따라 실제 보조기억장치의 응용방법에서는 정확한 데이타 전송속도를 예측할 수 없는 경우가 대부분이다. 따라서 미디어 데이타의 기록/판독 속도와 호스트컴퓨터로의 데이타 전송속도의 불일치를 완충시키기 위해 버퍼 메모리 사용이 요구된다. 즉 호스트 컴퓨터(이하 호스트라 한다)가 데이타의 판독을 보조기억장치에 요구하면, 보조기억장치는 해당 데이타가 라이트되어 있는 트랙으로 헤드 이동(탐색모드)등의 과정을 완료한 후에 미디어로부터 리드한 데이타를 임시로 버퍼 메모리에 저장한다. 이후 호스트에 데이타 전송이 가능함을 알리고 호스트의 데이타 전송속도에 맞춰 버퍼 메모리로부터 호스트로의 데이타 전송을 수행하게 된다. 반면 호스트가 데이타의 기록을 보조기억장치에 요구하면, 보조기억장치는 호스트로부터 전송된 데이타를 임시로 버퍼 메모리에 저장해 두었다가 목표트랙으로 헤드 이동이 완료된 후에 버퍼 메모리에 저장해 있던 데이타를 미디어로 전송하게 된다. 이러한 경우 상기 버퍼 메모리는 호스트와 미디어사이의 데이타 전송을 동시에 수행하여야 한다. 그러나 버퍼 메모리로서 일반적인 D램(Dynamic Random Access Memory) 혹은 S램(Static Random Access Memory)을 사용하는 종래 보조기억장치에 있어서는 상기 버퍼 메모리가 호스트와 미디어사이의 데이타 전송을 동시에 수행할 수 없었다. 이하 제1도를 참조하여 버퍼 메모리로서 D램 혹은 S램을 사용한 종래 보조기억장치의 데이타 전송과정을 살펴보기로 한다.
제1도는 D램 혹은 S램을 버퍼 메모리(10)로 사용한 디스크 컨트롤러의 개략적인 블럭구성도를 나타낸 것이다. 제1도에서 조절논리부(ARBITATION LOGIC)(12)는 버퍼 메모리(10)의단자 및(Chip Enable)단자와 연결되고 P5,P6단자를 통해 호스트 인터페이스 제어신호(Host Interface Control Signal:이하 HICS라함)와 미디어 인덱 제어신호(Media ENDEC Control Signal:이하 MECS라함)를 입력받는다. 상기 조절 논리부(12)는 버퍼 메모리(10)와 호스트사이의 데이타 액세스중에 미디어상에 라이트 혹은 미디어상으로부터 리드된 데이타를 액세스하지 못함으로서 발생되는 데이타의 유실 혹은 효율저하를 막기 위해서 미디어와 버퍼 메모리(10)사의의 데이타 액세스에 우선순위를 부여한다. 한편 호스트 포인터(14)는 버퍼 메모리(10)의 P1포트(Port)와 연결되며 상기 조절논리부(12)의 P3포트를 통해 입력되는 호스트 인터페이스 제어신호 HICS에 대응하여 버퍼 메모리(10)의 어드레스를 지시한다. 호스트 피포 버퍼(16)는 버퍼 메모리(10)의 P2포트와 연결되며 호스트 I/F(Interface)와 버퍼 메모리(10)사이에 입출력되는 호스트 데이타를 일시 저장한다. 이때 상기 P1,P2포트는 랜덤 액세스 포트(Random Access Port)인 어드레스 및 데이타 포트를 각각 나타낸다. 미디어 포인터(18)는 버퍼 메모리(10)의 P1포트와 연결되며 상기 조절논리부(12)의 P4포트로부터 입력되는 미디어 인덱 제어신호MECS에 대응하여 상기 버퍼 메모리(10)의 어드레스를 지시한다. 미디어 피포 버퍼(20)는 버퍼 메모리(10)의 P2포트와 연결되며 ENDEC(Encoder/Decoder)회로와 버퍼 메모리(10)사이에 입출력되는 미디어 전송용 데이타를 일시 저장한다. 상술한 구성을 갖는 종래 디스크 컨트롤러의 버퍼 메모리(10)는 랜덤 액세스 포트인 어드레스 포트(P1)와 데이타 포트(P2)가 각각 1개 밖에 없으므로 호스트와의 데이타 전송과 미디어와의 데이타 전송이 동시에 수행될 수 없었다. 따라서 종래 버퍼 메모리(10)는 미디어와의 데이타 전송 중간에 호스트 전송을 위한 데이타를 액세스하도록 제어 되었다. 이러한 경우 버퍼 메모리(10)의 데이타 처리속도가 빠르다 하더라도 두가지 작업을 해야하는 부담때문에 데이타 전송속도에 심각한 제한을 받게 된다. 이하 버퍼 메모리로서 D램 및 S램을 사용했을 경우 데이타 전송속도가 제한되는 경우를 예를들어 설명하기로 한다.
먼저 S램의 경우, 미디어의 데이타 리드/라이트 속도가 주어진 시간범위내에서 10MByte/S(Mega Byte Per Second)로 일정하다면 호스트 데이타 전송의 최대 대역폭은 버퍼 메모리의 대역폭에서 미디어 데이타 리드/라이트 대역폭을 감산한 값이 된다. 만약 버퍼 메모리의 대역폭이 20MByte/S라면 호스트 전송의 최대 대역폭은 10MByte가 된다.
한편 D램의 경우 라스(Row Address Strobe:이하 RAS라함)를 이용하여 상위 어드레스를 래치시킨 뒤 카스(Column AddressStrobe:이하 CAS라 함)를 이용하여 하위 어드레스를 래치함으로서 데이타를 리드할 수 있다. D램에 있어서 연속적인 데이타를 리드한다면 데이타 리드속도의 향상을 얻을 수 있다. 즉 어드레스가 1000H (Hexadecimal number)에서 순차적으로 액세스할 경우,
1. RAS 래치(상위 어드레스 10H)
2. CAS 래치(하위 어드레스 00H), 이때 어드레스가 1000H로 래치됨,
3. 어드레스 1000H의 데이타 액세스
4. CAS 래치(하위 어드레스 01H), 이때 어드레스가 1001H로 래치됨.
5. 어드레스 1001H의 데이타 액세스
6. CAS 래치(하위 어드레스 02H), 이때 어드레스가 1002H로 래치됨.
7. 어드레스 1002H의 데이타 액세스
···· 와 같이 진행되어 데이타 리드속도의 향상을 기할 수 있다. 한편 어드레스를 순차적으로 액세스하지 않고 1000H, 2000H, 3000H ····와 같이 액세스하는 경우는
1. RAS 래치(상위 어드레스 10H)
2. CAS 래치(하위 어드레스 00H), 이때 어드레스가 1000H로 래치됨.
3. 어드레스 1000H의 데이타 액세스
4. RAS 래치(상위 어드레스 20H)
5. CAS 래치(하위 어드레스 00H), 이때 어드레스가 2000H로 래치됨,
6. 어드레스 2000H의 데이타 액세스
7. RAS 래치(상위 어드레스 30H)
8. CAS 래치(하위 어드레스 00H), 이 때 어드레스가 3000H로 래치됨.
9. 어드레스 3000H의 데이타 액세스
····와 같이 진행되어 순차적으로 액세스하는 경우보다 큰 오버헤드 (overhead)가 필요하다. 따라서 버퍼 메모리(10)로 D램을 사용하면서 효율적으로 데이타를 액세스하기 위해서는 순차적으로 한번에 많이 리드할 수록 좋다. 이러한 목적을 위해 종래 보조기억장치는 제1도와 같이 호스트 전송용과 미디어 리드/라이트용 피포(FIFO) 레지스터, 즉 호스트 피포 버퍼(16)와 미디어 피포 버퍼(20)를 각각 가지고 있는 것이 일반적이다. 이때 피포의 크기는 유한하므로 두 작업을 교대로 수행하는 과정에서 순차적으로 액세스하는 방법을 사용하지 못하므로 오버헤드가 필수적으로 수반된다. 즉 하나의 작업이 어드레스 1000H를 액세스하고 있을때 다른 작업은 어드레스 1100H를 액세스하는 것과 같은 작업때문에 벌어지는 상황이다. 이러한 상황은 미디어의 기록밀도가 높아질수록 데이타 전송속도의 제한은 전체 보조기억장치의 데이타 전송속도를 떨어뜨려 보조기억장치의 성능에 지장을 주게 된다. 이러한 전송속도의 제한을 해결하기 위한 방법으로 S램 혹은 D램을 병렬로 사용하는 방법이 현재 사용되고 있다. 이는 8비트 메모리를 병렬로 연결하여 16비트의 메모리를 사용하면 두배의 대역폭을 얻을 수 있기 때문이다. 그러나 메모리의 병렬 연결방법은 두배 이상의 대역폭이 필요한 경우 3바이트 혹은 4바이트의 병렬 연결로 대역폭을 늘려야 하므로 이를 사용하기 위해서는 버퍼 메모리(10)를 액세스하기 위한 많은 I/O(Input/Output)핀이 요구되어 지는 문제가 발생한다. 또한 종래 보조기억장치 혹은 기타의 블록 디바이스(Device)의 특성상 블록(Block)과 다른 블록사이에는 랜덤 액세스가 가능하더라도 한 블록내에서는 데이타가 시퀀셜 스트림(sequential stream)으로 이루어짐에 따라 시퀀셜한 데이타를 액세스하기 위해 랜덤 액세스 메모리를 버퍼 메모리로 사용하는 것은 비효율적이다.
따라서 본 발명의 목적은 호스트와 미디어 사이의 데이타 전송속도를 가속화시킬 수 있는 보조기억장치의 버퍼 메모리 제어방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명은 V램의 시리얼 포트를 호스트 데이타 전송용 입출력 포트로 사용하며, V램의 랜덤 액세스 포트를 미디어 데이타 전송용입출력 포트로 사용하는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 본 발명의 동작예를 상세히 설명한다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략하기로 한다.
우선 하드 디스크 드라이브와 호스트사이에 전송되는 데이타는 특수한 예외가 아니면 모두 순차적인 데이타로 전송되는 것이 일반적이다. 따라서 본 발명에 따른 버퍼 메모리는 고속의 직렬 데이타 액세스 기능과 일반 메모리의 랜덤 액세스 기능을 동시에 가지는 V램을 사용한다.
제2도는 V(Video)램을 버퍼 메모리(10)로서 사용한 디스크 컨트롤러의 개략적인 블럭구성도를 나타낸 것이다. 제2도에서 조절논리부(12)는 버퍼 메
P5,P6포트를 통해 호스트 인터페이스 제어신호 HICS와 미디어 인덱 제어신호 MECS를 입력받는다. 상기 조절논리부(12)는 버퍼 메모리(10)와 호스트사이의 데이타 액세스중에 미디어상에 라이트 혹은 미디어상으로부터 리드된 데이타를 액세스하지 못함으로서 발생되는 데이타의 유실 혹은 효율저하를 막기 위해서 미디어와 버퍼 메모리(10)사의의 데이타 액세스에 우선순위를 부여한다. 한편 호스트 포인터(14)는 조절논리부(12)의 P8포트를 통해 입력되는 호스트 인터페이스 제어신호 HICS에 대응하여 버퍼 메모리(10)의 P3포트로 시리얼(Serial) 클럭(CLK)을 인가한다. 또한 호스트 포인터(14)는 버퍼 메모리(10)의 S/L(Save/Load)포트와 연결되어 호스트 전송용 데이타를 세이브/로드시킨다. 호스트 피포 버퍼(16)는 버퍼 메모리(10)의 P4포트와 연결되며 호스트 I/F(Interface)와 버퍼 메모리(10)사이에 입출력되는 호스트 데이타를 일시 저장한다. 이때 상기 P3,P4포트는 시리얼 포트인 시리얼 클럭포트(P3)와 시리얼 입출력 포트(P4)를 각각 나타낸다. 미디어 포인터(18)는 버퍼 메모리(10)의 P1포트와 연결되며 상기 조절논리부(12)의 P7포트로부터 입력되는 미디어 인덱 제어신호 MECS에 대응하여 상기 버퍼 메모리(10)의 어드레스를 지시한다. 미디어 피포 버퍼(20)는 버퍼 메모리(10)의 P2포트와 연결되며 ENDEC(Encoder/Decoder)회로와 버퍼 메모리(10)사이에 입,출력되는 미디어 전송용 데이타를 일시저장한다. 이하 호스트와 미디어 사이에 데이타 전송속도를 가속화시키기 위해 버퍼 메모리(10)로서 사용된 V램의 동작을 제2도를 참조하여 설명하기로 한다.
우선 호스트로부터 데이타 리드명령이 수신되는 경우, 버퍼 제어회로는 미디어에서 리드된 데이타를 ENDEC회로를 통해 미디어 피포 버퍼(20)에 임시 저장한다. 이때 버퍼 제어회로는 버퍼 메모리(10)의 랜덤 액세스 포트인 데이타 포트 P2를 통해 데이타 액세스가 불가능한 경우 미디어로부터 리드된 데이타를 미디어 피포 버퍼(20)에 임시 저장한후 상기 데이타 포트 P2의 데이타 액세스가 가능해지면 임시 저장한 데이타를 버퍼 메모리(10)에 라이트한다. 한편 호스트로부터 데이타 라이트명령이 수신되는 경우, 버퍼 제어회로는 데이타 포트 P2를 통해 버퍼 메모리(10)에 라이트 되어 있는 호스트 데이타를 미디어 피포 버퍼(20)에 임시 저장한다. 이후 버퍼 제어회로는 외부 ENDEC회로를 통해 임시저장된 데이타를 미디어로 출력한다.
한편 본 발명에 따라 버퍼 메모리(10)로 사용하는 V램은 메모리 셀 용량에따라 병렬 리드/라이트 가능한 2N비트의 직렬 시프트 레지스터를 가지고 있다. 이러한 경우 호스트 전송을 위한 버퍼 카운터 레지스터의 N-1번째 비트의 상승 에지(rising edge)시 직렬 시프트 레지스터와 메모리 셀사이에 호스트 데이타가 병렬 리드/라이트 된다. 즉 버퍼 메모리(10)에서는 매 2N바이트의 호스트 데이타 전송시마다 한번씩 직렬 시프트 레지스터와 메모리 셀사이에 호스트 데이타가 병렬 리드/라이트 된다. 즉 버퍼 메모리(10)상에 시리얼 입출력 포트 P4를 통해 호스트 데이타를 한번에 2N바이트씩 동시에 라이트함으로서 미디어와 데이타 전송이 이루어지는 데이타 포트 P2의 동작에 오버헤드 발생 및 시간지연등의 영향을 최소화 시킬 수 있다. 이때 호스트 피포 버퍼(16)의 카운터는 호스트 리드/라이트 클럭에 의해 증가/감소되고 버퍼의 라이트/리드 클럭에 따라 감소/증가된다. 한편 버퍼 제어회로가 미디어와 버퍼 메모리(10)사이의 데이타 전송을 위해 어드레스 포트 P1과 데이타 포트 P2를 액세스하는 과정은 일반 D램 및 S램을 액세스 하는 과정과 동일함으로 이에 대한 설명은 생략하기로 한다.
버퍼 메모리(10)의 직렬 시프트 레지스터는 시리얼 입출력 포트 P4 및 호스트 피포 버퍼(16)를 통해 호스트I/F와 연결된다. 호스트 피포 버퍼(16)는 호스트의 데이타 전송요구에 대응하기 위해서 미리 버퍼 메모리(10)의 직렬 시프트 레지스터의 데이타를 폐치(fetch)해서 임시 저장하거나 호스트에서 전송된 데이타를 임시 저장한후 버퍼 메모리(10)의 직렬 시프트 레지스터로 전송한다. 호스트 피포 버퍼 (16)의 카운터는 직렬 시프트 레지스터 리드/라이트 클럭에 따라 증가/감소하며 호스트 동기전송의 데이타 요구 클럭 혹은 비동기 전송의 각 핸드쉐이크(Handshake)마다 감소/증가한다. 이때 시리얼 입출력 포트 P4를 액세스하는 것은 호스트 피포 버퍼(16)밖에 없으므로 병목현상이나 오버헤드로 인한 호스트 데이타 전송속도의 지연등을 최소화할 수 있게 된다. 따라서 V램 내부의 직렬 시프트 레지스터의 특성을 이용하여 버퍼 메모리와 호스트와의 데이타 전송속도를 향상시킬 수 있다.
상술한 바와 같이 본 발명은 듀얼 포트를 갖는 V램을 보조기억장치의 버퍼 메모리로 사용하여 미디어와 버퍼 메모리사이의 데이타 전송 및 호스트와 버퍼 메모리사이의 데이타 전송이 동시에 이루어질 수 있도록 함으로서 호스트와의 데이타 전송속도를 향상시킬 수 있는 잇점이 있다.
제1도는 버퍼 메모리로서 D램 혹은 S램을 사용한 디스크 컨트롤러의 개략적인 블럭구성도.
제2도는 버퍼 메모리로서 V램을 사용한 디스크 컨트롤러의 개략적인 블럭구성도.

Claims (1)

  1. 시리얼 포트와 랜덤 액세스 포트를 가지는 V램을 버퍼 메모리로 사용하기 위한 보조기억장치의 버퍼 메모리 제어방법에 있어서,
    상기 V램의 상기 시리얼 포트를 호스트 포인터 및 호스트 피포 버퍼에 연결하여 호스트컴퓨터와의 데이타 전송용 입출력 포트로 사용하며, 상기 V램의 상기 랜덤 액세스 포트를 미디어 포인터 및 미디어 피포 버퍼에 연결하여 미디어 데이타 전송용 입출력 포트로 사용함을 특징으로 하는 보조기억장치의 버퍼 메모리 제어방법.
KR1019950056573A 1995-12-26 1995-12-26 브이-램을 사용한 보조기억 장치의 버퍼 메모리 제어방법 KR100370765B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950056573A KR100370765B1 (ko) 1995-12-26 1995-12-26 브이-램을 사용한 보조기억 장치의 버퍼 메모리 제어방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950056573A KR100370765B1 (ko) 1995-12-26 1995-12-26 브이-램을 사용한 보조기억 장치의 버퍼 메모리 제어방법

Publications (2)

Publication Number Publication Date
KR970057527A KR970057527A (ko) 1997-07-31
KR100370765B1 true KR100370765B1 (ko) 2003-03-28

Family

ID=37416472

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950056573A KR100370765B1 (ko) 1995-12-26 1995-12-26 브이-램을 사용한 보조기억 장치의 버퍼 메모리 제어방법

Country Status (1)

Country Link
KR (1) KR100370765B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230116970A (ko) 2022-01-26 2023-08-07 주식회사 신웅 완충기능을 가지는 방호패널 고정연결구

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05158460A (ja) * 1991-11-29 1993-06-25 Ind Technol Res Inst ラスター表示装置
KR940004477A (ko) * 1992-08-11 1994-03-15 마이클 에이치. 모리스 메모리 디스플레이 인터페이스에 가변 픽셀주파수 및 픽셀깊이를 클록하는 방법 및 장치
US5307056A (en) * 1991-09-06 1994-04-26 Texas Instruments Incorporated Dynamic memory allocation for frame buffer for spatial light modulator
JPH06131247A (ja) * 1992-10-16 1994-05-13 Fujitsu Ltd フレームバッファ
KR940015868A (ko) * 1992-12-30 1994-07-21 김주용 중앙제어 장치의 입출력 포트를 이용한 데이타 읽기/쓰기 회로
JPH06208351A (ja) * 1992-10-30 1994-07-26 Internatl Business Mach Corp <Ibm> マルチメディア表示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5307056A (en) * 1991-09-06 1994-04-26 Texas Instruments Incorporated Dynamic memory allocation for frame buffer for spatial light modulator
JPH05158460A (ja) * 1991-11-29 1993-06-25 Ind Technol Res Inst ラスター表示装置
KR940004477A (ko) * 1992-08-11 1994-03-15 마이클 에이치. 모리스 메모리 디스플레이 인터페이스에 가변 픽셀주파수 및 픽셀깊이를 클록하는 방법 및 장치
JPH06131247A (ja) * 1992-10-16 1994-05-13 Fujitsu Ltd フレームバッファ
JPH06208351A (ja) * 1992-10-30 1994-07-26 Internatl Business Mach Corp <Ibm> マルチメディア表示装置
KR940015868A (ko) * 1992-12-30 1994-07-21 김주용 중앙제어 장치의 입출력 포트를 이용한 데이타 읽기/쓰기 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230116970A (ko) 2022-01-26 2023-08-07 주식회사 신웅 완충기능을 가지는 방호패널 고정연결구

Also Published As

Publication number Publication date
KR970057527A (ko) 1997-07-31

Similar Documents

Publication Publication Date Title
US5507005A (en) Data transferring system between host and I/O using a main buffer with sub-buffers where quantity of data in sub-buffers determine access requests
US4476526A (en) Cache buffered memory subsystem
US5526508A (en) Cache line replacing system for simultaneously storing data into read and write buffers having multiplexer which controls by counter value for bypassing read buffer
US7907469B2 (en) Multi-port memory device for buffering between hosts and non-volatile memory devices
EP0164550B1 (en) I/o controller for multiple disparate serial memories with a cache
US5179372A (en) Video Random Access Memory serial port access
JPH0877066A (ja) フラッシュメモリコントローラ
KR960012993B1 (ko) 데이터 전송방법
KR950033856A (ko) 데이타 전송 제어방법과 이것에 사용하는 주변회로, 데이타 프로세서 및 데이타 처리 시스템
US5813024A (en) Disk control method for use with a data storage apparatus having multiple disks
JP2947664B2 (ja) 画像専用半導体記憶装置
KR100370765B1 (ko) 브이-램을 사용한 보조기억 장치의 버퍼 메모리 제어방법
JP2000076848A (ja) グラフィック処理速度を向上させるデュアルポ―トを有する高速同期の半導体メモリ装置
JPS6232494B2 (ko)
US5732011A (en) Digital system having high speed buffering
US6865654B2 (en) Device for interfacing asynchronous data using first-in-first-out
EP1156421A2 (en) CPU system with high-speed peripheral LSI circuit
EP1067555B1 (en) Memory controller and an information processing apparatus having such a memory controller
JPH06103026A (ja) メモリシステム
KR0121145B1 (ko) 씨디롬 디코더의 디엠에이 제어회로
TWI383298B (zh) 直接記憶體存取控制器及存取其緩衝記憶體的方法
JP3076199B2 (ja) バッファアクセス制御回路
JP2570986B2 (ja) データ転送制御装置及び方法
KR100186318B1 (ko) 범용 입출력 인터페이스의 선입선출 장치
JPS6051940A (ja) バッファメモリ制御方式

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061221

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee