JPS6051940A - バッファメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 本発明はバッファ制御方式に係り、特にバッファにデー
タが格納されているかどうかを予め検知して、このバッ
ファから連続的にデータを読出すためのバッファ制御方
式に関する。

（ｂ）従来技術と問題点 １個の大容量のバッファメモリＰと３個の小容量のバッ
ファメモリＸ、Ｙ、Ｚを備え、装置の１サイクル中に２
回大容量のバッファメモリＰをアクセス出来る装置にお
いて、２個の小容量バッファメモリＸ、Ｙからリアルタ
イムで大容量バッファメモリＰにアクセス可能とし、他
の１個の小容量バッファメモリＺのアクセスは前記２個
の小容量バッファメモリＸ、　Ｙの空き時間に可能とす
る場合、例えば磁気ディスク制御装置において、該磁気
ディスク制御装置を制御するプロセッサのファームウェ
アを読出す為に、前記２個の小容量バッファメモリＸ、
Ｙの内の１個の小容量のバッファメモリＸを用い、磁気
ディスク装置とのデータ転送にもう一つの小容量バッフ
ァメモリＹを用いた時、いずれも待つことが許されぬ為
リアルタイムに大容量のバッファメモリＰをアクセスす
る必要がある。しかしチャネルとのデータ転送には待つ
ことが可能な為、チャネルとのデータ転送に用いるもう
一つの小容量のバッファメモリ２は、上記２個の小容量
バッファメモリＸ、Ｙの空き時間を利用することが可能
である。このような小容量バッファメモリの使用方法を
用いた場合、前記１個の小容量のバッファメモリＺから
大容量のバッファメモリＰにデータを書込む時、前記小
容量のバッフアメそりＺ内のデータを書込み、該データ
の書込みが済んで次に書込むデータがあるかどうか調べ
、あれば次のデータを要求して転送させ、該転送データ
を書込む動作をすると、連続的なデータの書込みは出来
ない。前記の如く複数の小容量のバッファメモリがリア
ルタイムにアクセス中の空き時間に、前記大容量のバッ
ファメモリＰにデータを書込む時は、時間を有効に利用
する為、連続書込みを可能としたい。しかし連続的に書
込むには小容量のバッファメモリにデータがＷＩえられ
ているかどうか知る手段を設り、常にこのバッファメモ
リにデータが蓄積された状態にしておく必要がある。該
手段は前記小容量のバッファメモリの書込み及び続出し
ポインタを減算し、その結果を比較してデータの蓄えを
知る方法があるが、これは回路構成が複雑で経済的では
ないという欠点がある。

（Ｃ）発明の目的 本発明の目的は上記欠点を除く為、小容量バッファメモ
リから大容量バッファメモリに連続的に書込む場合、前
記小容量バッフ１メモリと大容量バッファメモリとの間
に１バイ１−のバッファメモリを設け、常に前記小容量
バッファメモリのポインタを一つ進めた状態で、次のデ
ータがあるかどうかを確認できるようにして、小容量の
バッファメモリにデータを蓄積した状態に保ち、連続書
込みを実施するバッファ制御方式を提イハすることにあ
る。

（ｄ）発明の構成 本発明の構成は第１のバッファメモリと、この第１のバ
ッファメモリへの書込み時のアドレスを指示し書込まれ
る度にインクリメントされるライトポインタと、読出し
時のアドレスを指示し読出される度にインクリメントさ
れるリードポインタと、第１のバッファメモリの１つの
アドレスに格納できるデータ量だけ格納可能な第２のバ
ッファメモリと、リードポインタとライトポインタとの
値を比較して第１のバッファメモリに格納されているデ
ータの有無を検出する比較回路とを備え、第２のバッフ
ァメモリが空き状態の時には、第１のバッファメモリに
第２のバッファメモリのデータを格納してリードポイン
タを先にインクリメントすることにより、前もって第１
のバッファメモリに格納されているデータの有無を検知
するようにしたものである。

（ｅ）発明の実施例 本発明の一実施例を磁気ディスク制御装置を例に説明す
る。第１図は磁気ディスク制御装置において、１個の大
容量のバッファメモリと３個の小容量のバッファメモリ
とを備えた回路のブロック図である。小容量のバッファ
メモリ４は磁気ディスク装置（ＤＫＵ）と端子Ａ、Ａ”
で接続されてデータ転送を行う。バッファメモリ５はマ
イクロプロセッサ（Ｍ　Ｐ　Ｕ）と端子Ｂ、　Ｂ’で接
続されている。端子Ａ、ＢからはＤＫＵ、ＭＰＵから夫
々マルチプレクサ１．２を経て入るデータを、マルチプ
レクサ８を経て大容量のバッファメモリ９とリアルタイ
ムでデータを書込み、バッファメモリ９から読出したデ
ータをオマＪレチフ“レクサ１，２を経て夫々のバッフ
ァメモリ４，５に書込まれ端子Ａ’　、Ｂ”よりＤＫＵ
、ＭＰＵに送出される。

小容量のバッファメモリ６は端子Ｃでチャネルと接続さ
れており、前記バッファメモリ４．５のアクセス中の空
き時間に、端子Ｃよりマルチプレクサ３を経てチャネル
より転送されるデータを１バイトのバッファメモリ７に
１バイトずつ書込み、マルチプレクサ８を経てバッファ
メモリ９に書込む。ポインタ１１はバッファメモリ４に
、ポインタ１２はバッファメモリ５に、ポインタ１３は
バソファメモリ６に対するバッファメモリ９上のアドレ
スを指示するポインタである。切替選択回路１４はバッ
ファメモリ４．．５．６とポインタ１１゜１２．１３と
の対応をとり、マルチプレクサ８及び１０を制御して、
例えばバッファメモリ４がバッファメモリ９をアクセス
する時ポインタ１１をバッファメモリ９に接続する。又
バッファメモリ５がアクセスする時ポインタ１２を、バ
ッフアメ・モリ６がアクセスする時ポインタ１３を夫々
バッファメモリ９に接続する。

第２図は第１図バッファメモリ６の周辺回路の詳細ブロ
ック図である。バッファメモリ６は例えば５バイトの容
量をもつものとする。マルチプレクサ３からＤを経て入
るデータはライトポインタ１６の指示するアドレスでバ
ッファメモリ６に１バイト宛格納される。比較回路１８
はライトポインタ１Ｇとリードポインタ１７を比較し、
一致しなければデータ転送制御回路１９に、次の書込み
データがバッファメモリ６に残されていることを通知す
るためのバッフアメモリ６データレデイ信号を送出する
。データ転送制御回路１９はバッフアメモリ６データレ
デイ信 タ１７を制御するバッフアメモリ６リード信送出し、マ
ルチプレクサ１５を制御してバッファメモリ６の１バイ
トのデータを１バイト容量のバッファメモリ７に格納さ
せると共に、リードポインタ１７を＋１する。バッファ
メモリ７にデータが格納されている間に、このバッフア
メモリ６データレデイ信号により、フリップフロップ２
０はバッフアメモリ７データレデイ信号を送出する。

そしてデータ転送の空き時間にバッファメモリ６のため
のポインタ１３を選択するように切替選択回路１４を制
御するバッフアメモリ７リード信を送出する。バッファ
メモリ７に格納された１バイトのデータはマルチプレク
サ８を経てバッファメモリ９に書込まれる。従ってデー
タ転送制御回路１９はバッファメモリ６にデータが無く
なり、ライトポインタ１６とリードポインタ１７の数値
が一致する迄連続してバッファメモリ６のデータをバッ
ファメモリ９に書込ませる。端子Ｅ，　Ｆは第１図Ｅ，
　Ｆで示すバッファメモリ４，５の出力である。

第３図は第１図、第２図に示す回路の動作を説明するた
めのタイムチャートである。マシンサイクルは磁気ディ
スク制御装置のマシンサイクルである。１マシンザイク
ルにバッファメモリ９へは２回のアクセスが可能である
。この説明ではチャネルより転送されたデータがバッフ
ァメモリ９に書込まれ、このデータを］）ＫＵ，ＭＰＵ
へ夫々転送する場合について説明する。バッファメモリ
９より続出したデータは１マシンサイクルの前半にバッ
ファメモリ４へ書込まれ、後半にバッファメモリ５へ書
込まれる。そしてその空き時間にへソファメモリ６のデ
ータをバッファメモリ９へ書込む。バッフアメモリ６デ
ータレデイ信号が送出されると、バッフアメモリ６ライ
ト信号が送出され、バッファメモリ６の１バイト分のデ
ータ（図中■）がバッファメモリ７に書込まれる。この
動作はバッファメモリ４．５には関係なく独立して行わ
れる。この時バッファメモリ６の１バイト分のデータが
読出されるため同時にリードポインタ１７は＋１されラ
イトポインタ１６と比較される。この間バッフ１メモリ
６はレディ状態ではないため図中斜線で示す期間はバッ
フアメモリ６データレデイ信 すると再びバッフアメモリ６データレデイ信号が送出さ
れる。このようにバッファメモリ７に１バイトのデータ
が格納された状態で空き時間が生しると直ちにバッファ
メモリ７のデータはバ・ソファメモリ９へ転送される。

そして同時にバッファメモリ６の次の１バイト分のデー
タ（図中■）がツマソファメモリ７へ転送される。そし
てリードポインタ１７は再び＋１される。このようにし
て、ツマソファメモリ７へ予めバッファメモリ６の１バ
イト分のデータを格納しておけば、リードポインタ１７
は自動的にインクリメントされ、中にリードポインタ１
７とライトポインタ１６との値を比較することによって
、バッファメモリ６にデータが蓄積されているかどうか
を知ることができる。ここで、バッファメモリ７に１バ
イト分のデータを格納した時点でリードポインタ１７と
ライトポインタ１６との値が一致してバッファメモリ６
に蓄積されたデータが無くなれば、直ちにチャネルへデ
ータ転送を要求する。従って常にバッファメモリ７にデ
ータが格納されている状態を維持することが出来、連続
してバッファメモリ９ヘバツフアメモリ６のデータを転
送することが出来る。

＜ｒ＞発明の詳細 な説明した如く、本発明は１バイトのバッファメモリを
設けて、小容量バッファメモリからこの１バイトのバッ
ファメモリにデータを転送することにより、リードポイ
ンタを先にインクリメントして、この小容量のバッファ
メモリに備えられているライトポインタ、リードポイン
タの値を比較回路で比較することによって、小容量のバ
ッファメモリにデータが蓄積されているか否かを簡単に
知ることが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す１個の大容量のバッフ
ァメモリと３個の小容量のバッファメモリとを備えた回
路のブロック図、第２図は第１図パフファメモリ６の周
辺回路の詳細ブロック図、第３図は第１図、第２図に示
す回路の動作を説明するためのタイムチャートである。 １．２，３．８，１０．１５はマルチプレクサ、４、．
５，６，７．９はバッファメモリ、１１．１２．１３は
ポインタ、１４は切替選択回路、１６はライトポインタ
、１７はリードポインタ、１８は比較回路、１９はデー
タ転送制御回路である。

Claims (1)

【特許請求の範囲】
1. 第１のバッファメモリと、この第１のバッファメモリへ
   の書込め時のアドレスを指示し書込まれる度にインクリ
   メントされるライトポインタと、読出し時のアドレスを
   指示し読出される度にインクリメントされるリードポイ
   ンタと、第１のバッファメモリの１つのアドレスに格納
   できるデータ量だけ格納可能な第２のバッファメモリと
   、リードポインタとライＩ・ポインタとの値を比較して
   第１のバッファメモリに格納されているデータの有無を
   検出する比較回路とを備え、第２のバッファメモリが空
   き状態の時には、第】のバッファメモリに第２のバッフ
   ァメモリのデータを格納してリードポインタを先にイン
   クリメン１−することにより、前もって第１のバッファ
   メモリに格納されているデータの有無を検知することを
   特徴とするバッファ制御方式。