JPH05250307A - 情報転送装置 - Google Patents
情報転送装置Info
- Publication number
- JPH05250307A JPH05250307A JP5129492A JP5129492A JPH05250307A JP H05250307 A JPH05250307 A JP H05250307A JP 5129492 A JP5129492 A JP 5129492A JP 5129492 A JP5129492 A JP 5129492A JP H05250307 A JPH05250307 A JP H05250307A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transfer
- dma
- information
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】情報転送装置において、データ量の多い画像情
報などを、高圧縮率で圧縮し、リアルタイムで、転送、
再生する場合に、効率良くデータ転送を行う。 【構成】２つのＤＭＡ転送手段４、６と、仲介と成るバ
ッファメモリ３と、圧縮伸長回路５を設け、上記バッフ
ァメモリ３のデータ量を検出する信号と、転送データの
圧縮率と、外部機器との転送速度から、最適となるＤＭ
Ａ転送手段を選択し、制御する。 【効果】データの転送速度が、不規則かつ大幅に変化し
ても、効率良くデータ転送することができる。
報などを、高圧縮率で圧縮し、リアルタイムで、転送、
再生する場合に、効率良くデータ転送を行う。 【構成】２つのＤＭＡ転送手段４、６と、仲介と成るバ
ッファメモリ３と、圧縮伸長回路５を設け、上記バッフ
ァメモリ３のデータ量を検出する信号と、転送データの
圧縮率と、外部機器との転送速度から、最適となるＤＭ
Ａ転送手段を選択し、制御する。 【効果】データの転送速度が、不規則かつ大幅に変化し
ても、効率良くデータ転送することができる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば画像情報の様な
大容量の情報を圧縮／伸長しながら、高速に転送するた
めの情報転送装置に関するものである。
大容量の情報を圧縮／伸長しながら、高速に転送するた
めの情報転送装置に関するものである。
【０００２】
【従来の技術】一般に、画像情報はデータ量が多く、ま
た、リアルタイムに再生することが要求されるため、デ
ータ転送の高速化が重要である。また最近、画像情報の
圧縮方法が確立し始め、画質を劣化させることなく、か
つ高圧縮率で、画像情報を圧縮することが可能になって
きた為、リアルタイム再生が実用レベルになってきた。
そこで、ＳＣＳＩ（Ｓmall Ｃomputer Ｓystem Ｉnt
erface）バス等を介して、複数のＩ／Ｏ装置（例えば、
ディスク装置等）と圧縮／伸長回路との間で、データ転
送を行う場合、ＤＭＡ（Ｄirect Ｍemory Ａccess）
回路を用いて、高速に転送することが一般的である。
た、リアルタイムに再生することが要求されるため、デ
ータ転送の高速化が重要である。また最近、画像情報の
圧縮方法が確立し始め、画質を劣化させることなく、か
つ高圧縮率で、画像情報を圧縮することが可能になって
きた為、リアルタイム再生が実用レベルになってきた。
そこで、ＳＣＳＩ（Ｓmall Ｃomputer Ｓystem Ｉnt
erface）バス等を介して、複数のＩ／Ｏ装置（例えば、
ディスク装置等）と圧縮／伸長回路との間で、データ転
送を行う場合、ＤＭＡ（Ｄirect Ｍemory Ａccess）
回路を用いて、高速に転送することが一般的である。
【０００３】しかしながら、圧縮された画像情報では、
画像の種類によって圧縮率が異なり、その都度転送速度
が変化してしまう。そこで、情報の転送速度が順次変化
する場合の転送方法として、例えば特開平２−２１９１
５８号公報に記載されているように、ＤＭＡ転送時にバ
ッファメモリ（例えばデュアルポートメモリ）を介する
ことで、非同期転送に対応するものがある。
画像の種類によって圧縮率が異なり、その都度転送速度
が変化してしまう。そこで、情報の転送速度が順次変化
する場合の転送方法として、例えば特開平２−２１９１
５８号公報に記載されているように、ＤＭＡ転送時にバ
ッファメモリ（例えばデュアルポートメモリ）を介する
ことで、非同期転送に対応するものがある。
【０００４】
【発明が解決しようとする課題】上記従来技術では、特
に情報量の多い高精細な画像情報を高圧縮率で圧縮し、
かつ高速に転送する場合、Ｉ／Ｏ装置の種類や画像の種
類に応じて転送速度が大幅に、かつ不規則に変化するた
め、全体の転送速度を落さないためには仲介となるバッ
ファメモリ量が増大してしまうという問題がある。
に情報量の多い高精細な画像情報を高圧縮率で圧縮し、
かつ高速に転送する場合、Ｉ／Ｏ装置の種類や画像の種
類に応じて転送速度が大幅に、かつ不規則に変化するた
め、全体の転送速度を落さないためには仲介となるバッ
ファメモリ量が増大してしまうという問題がある。
【０００５】本発明の目的は、転送速度が大幅に、かつ
不規則に変化しても、バッファメモリ量を増大すること
なく、全体の転送速度も落さないような情報転送装置を
提供することにある。
不規則に変化しても、バッファメモリ量を増大すること
なく、全体の転送速度も落さないような情報転送装置を
提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、外部機器とのインターフェースを取るためのＩ／Ｏ
制御手段と、データを圧縮あるいは伸長するためのデー
タ圧縮伸長手段と、複数のＤＭＡ転送手段と、ＤＭＡ転
送中にデータを一時保持しておくためのバッファメモリ
とを備え、このバッファメモリに保持されたデータ量を
検出するためのデータ量検出手段と、複数のＤＭＡ転送
手段のうちからメインＣＰＵが制御するＤＭＡ転送手段
を１つ選びだすためのＤＭＡ選択手段を設ける様にし
た。
に、外部機器とのインターフェースを取るためのＩ／Ｏ
制御手段と、データを圧縮あるいは伸長するためのデー
タ圧縮伸長手段と、複数のＤＭＡ転送手段と、ＤＭＡ転
送中にデータを一時保持しておくためのバッファメモリ
とを備え、このバッファメモリに保持されたデータ量を
検出するためのデータ量検出手段と、複数のＤＭＡ転送
手段のうちからメインＣＰＵが制御するＤＭＡ転送手段
を１つ選びだすためのＤＭＡ選択手段を設ける様にし
た。
【０００７】
【作用】上記の様な構成のうち、バッファメモリにデー
タを書き込むときのライトデータストローブ信号と、バ
ッファメモリからデータを読みだすときのリードデータ
ストローブ信号を同時にアップダウンカウントすること
で、バッファメモリに保持されているデータ量を検出
し、データ転送方向信号から、メインＣＰＵが制御する
ＤＭＡ転送手段を１つ選択したあと、上記データ量検出
信号と、データ圧縮伸長手段あるいはＩ／Ｏ制御手段か
ら出力されるデータ圧縮率情報と、外部機器とのデータ
転送速度情報に応じてＤＭＡ転送タイミングを制御す
る。
タを書き込むときのライトデータストローブ信号と、バ
ッファメモリからデータを読みだすときのリードデータ
ストローブ信号を同時にアップダウンカウントすること
で、バッファメモリに保持されているデータ量を検出
し、データ転送方向信号から、メインＣＰＵが制御する
ＤＭＡ転送手段を１つ選択したあと、上記データ量検出
信号と、データ圧縮伸長手段あるいはＩ／Ｏ制御手段か
ら出力されるデータ圧縮率情報と、外部機器とのデータ
転送速度情報に応じてＤＭＡ転送タイミングを制御す
る。
【０００８】以上により、データの転送速度が不規則に
変化しても、バッファメモリ容量を増大することなく、
かつ最適な転送速度を得ることができるようになる。
変化しても、バッファメモリ容量を増大することなく、
かつ最適な転送速度を得ることができるようになる。
【０００９】
【実施例】以下、本発明の一実施例を図面を用いて説明
する。
する。
【００１０】図１は本発明の一実施例としての情報転送
装置を示すブロック図、図２はバッファメモリの内部メ
モリマップ図、図３はデータ転送動作時のタイミングチ
ャート図である。
装置を示すブロック図、図２はバッファメモリの内部メ
モリマップ図、図３はデータ転送動作時のタイミングチ
ャート図である。
【００１１】以下、図１の情報転送装置について説明す
る。まず１は中央処理装置であるＣＰＵ、２は光ディス
クなどの外部機器と、ＳＣＳＩインターフェースなどの
汎用インターフェースを介して画像データを送受信する
ためのＩ／Ｏコントローラ、３は画像データを一時保持
しておくためのバッファメモリ、４はＩ／Ｏコントロー
ラ２とバッファメモリ３の間でデータ転送を高速に行う
ための第１のＤＭＡ回路、５は画像データを圧縮したり
伸長したりする圧縮伸長回路、６はバッファメモリ３と
圧縮伸長回路５の間でデータ転送を高速におこなうため
の第２のＤＭＡ回路、７は第１のＤＭＡ回路４、あるい
は第２のＤＭＡ回路６のどちらか一方を選択し、この選
択されたＤＭＡ回路とＣＰＵ１のアドレス／データバス
とを接続するためのＤＭＡ選択回路、８は第１のＤＭＡ
回路４および第２のＤＭＡ回路６から出力されるリード
／ライト信号（ａ）、（ｂ）及びデータストローブ信号
（ｃ）、（ｄ）を用いて、例えばデータストローブ信号
（ｃ）、（ｄ）のうち片方をアップカウントし、もう片
方をダウンカウントすることで、書き込み情報と、読み
だし情報の差分を検出し、この差分値が一定値以上ある
いは以下になったときに検出信号を発生するようなデー
タ量検出回路、９はディスプレイなどに表示するため
の、例えば２０４８ドット×２０４８ドット×８ビット
×３構成の表示メモリ、である。
る。まず１は中央処理装置であるＣＰＵ、２は光ディス
クなどの外部機器と、ＳＣＳＩインターフェースなどの
汎用インターフェースを介して画像データを送受信する
ためのＩ／Ｏコントローラ、３は画像データを一時保持
しておくためのバッファメモリ、４はＩ／Ｏコントロー
ラ２とバッファメモリ３の間でデータ転送を高速に行う
ための第１のＤＭＡ回路、５は画像データを圧縮したり
伸長したりする圧縮伸長回路、６はバッファメモリ３と
圧縮伸長回路５の間でデータ転送を高速におこなうため
の第２のＤＭＡ回路、７は第１のＤＭＡ回路４、あるい
は第２のＤＭＡ回路６のどちらか一方を選択し、この選
択されたＤＭＡ回路とＣＰＵ１のアドレス／データバス
とを接続するためのＤＭＡ選択回路、８は第１のＤＭＡ
回路４および第２のＤＭＡ回路６から出力されるリード
／ライト信号（ａ）、（ｂ）及びデータストローブ信号
（ｃ）、（ｄ）を用いて、例えばデータストローブ信号
（ｃ）、（ｄ）のうち片方をアップカウントし、もう片
方をダウンカウントすることで、書き込み情報と、読み
だし情報の差分を検出し、この差分値が一定値以上ある
いは以下になったときに検出信号を発生するようなデー
タ量検出回路、９はディスプレイなどに表示するため
の、例えば２０４８ドット×２０４８ドット×８ビット
×３構成の表示メモリ、である。
【００１２】以下、図１、図２及び図３を用いて情報転
送装置の動作について説明する。ここで図２はバッファ
メモリ３の内部メモリマップであり、例えばここでは最
大容量６４ＫＢ（ＦＦＦＦ）の場合、データ量が４ＫＢ
（０ＦＦＦ）以下になった時は、データがもうすぐなく
なるという意味でＥＭＰＴＹ信号（ｅ）が、又、データ
量が６０ＫＢ（Ｆ０００）以上になった時は、データが
もうすぐ一杯になるという意味でＯＶＥＲ信号（ｆ）
が、それぞれ図１のデータ量検出回路８からＣＰＵ１に
出力することとする。図３はデータの圧縮／伸長処理時
間よりもＩ／Ｏ転送処理時間が遅い場合と、その逆の場
合のデータ転送タイミングチャートをそれぞれ示したも
のである。
送装置の動作について説明する。ここで図２はバッファ
メモリ３の内部メモリマップであり、例えばここでは最
大容量６４ＫＢ（ＦＦＦＦ）の場合、データ量が４ＫＢ
（０ＦＦＦ）以下になった時は、データがもうすぐなく
なるという意味でＥＭＰＴＹ信号（ｅ）が、又、データ
量が６０ＫＢ（Ｆ０００）以上になった時は、データが
もうすぐ一杯になるという意味でＯＶＥＲ信号（ｆ）
が、それぞれ図１のデータ量検出回路８からＣＰＵ１に
出力することとする。図３はデータの圧縮／伸長処理時
間よりもＩ／Ｏ転送処理時間が遅い場合と、その逆の場
合のデータ転送タイミングチャートをそれぞれ示したも
のである。
【００１３】まず、表示メモリ９から外部機器に画像デ
ータを転送する場合、圧縮伸長回路５において画像デー
タの圧縮処理を行なうが、このとき例えばブロック単位
ごとの圧縮率情報を画像データの付加情報として記録
し、同時に、圧縮伸長回路５から、圧縮率信号（ｇ）を
ＣＰＵ１に入力する。次に、ＣＰＵ１は、データの転送
方向からまずＤＭＡ選択回路７を制御し、ＣＰＵ１のア
ドレス／データ線を第２のＤＭＡ回路６のアドレス／デ
ータ線に接続することで、第２のＤＭＡ回路６の初期設
定を行なう。ＣＰＵ１では、Ｉ／Ｏコントローラ２のデ
ータ転送速度と、上記圧縮率情報からバッファメモリ３
のデータ増減状態を予測し、図３に示す２つの転送タイ
ミングのうち一方を選択する。
ータを転送する場合、圧縮伸長回路５において画像デー
タの圧縮処理を行なうが、このとき例えばブロック単位
ごとの圧縮率情報を画像データの付加情報として記録
し、同時に、圧縮伸長回路５から、圧縮率信号（ｇ）を
ＣＰＵ１に入力する。次に、ＣＰＵ１は、データの転送
方向からまずＤＭＡ選択回路７を制御し、ＣＰＵ１のア
ドレス／データ線を第２のＤＭＡ回路６のアドレス／デ
ータ線に接続することで、第２のＤＭＡ回路６の初期設
定を行なう。ＣＰＵ１では、Ｉ／Ｏコントローラ２のデ
ータ転送速度と、上記圧縮率情報からバッファメモリ３
のデータ増減状態を予測し、図３に示す２つの転送タイ
ミングのうち一方を選択する。
【００１４】例えば圧縮伸長回路５からバッファメモリ
３にデータを転送する速度よりも、バッファメモリ３か
らＩ／Ｏコントローラ２にデータを転送する速度の方が
遅いと判断した場合、図３の上部に示す転送タイミング
のように、まず上記第２のＤＭＡ回路６の初期設定終了
後すぐにＤＭＡ選択回路７にて、第２のＤＭＡ回路６に
接続されたＣＰＵ１のアドレス／データ線を切り離す。
次に、このＣＰＵ１のアドレス／データ線を第１のＤＭ
Ａ回路４のアドレス／データ線に接続し、第１のＤＭＡ
回路４の初期設定を行なう。このとき既に、圧縮伸長回
路５からバッファメモリ３にはデータが転送されてお
り、データ量検出回路８から、ＥＭＰＴＹ信号（ｅ）が
出力されていないことを確認後、バッファメモリ３から
第１のＤＭＡ回路４を介して、Ｉ／Ｏコントローラ２に
データを転送する。ここで、転送速度の相違からバッフ
ァメモリ３のデータ量は増加して行き、データ量検出回
路８からＯＶＥＲ信号（ｆ）が出力されると、ＣＰＵ１
は第２のＤＭＡ回路６の転送動作を停止させる。この時
ＯＶＥＲ信号（ｆ）が出力されてから、バッファメモリ
３がデータで一杯になるまでに一定時間の余裕を持つた
め、バッファメモリ３からＩ／Ｏコントローラ２へのデ
ータ転送を停止させる必要はなく、全体の転送速度を落
すことは無い。次に、第２のＤＭＡ回路６は待ち状態と
なり、バッファメモリ３のデータ量が減少して行くた
め、ＥＭＰＴＹ信号（ｅ）がデータ量検出回路８から出
力され、再度第２のＤＭＡ回路６の初期設定及びデータ
転送が行われる。
３にデータを転送する速度よりも、バッファメモリ３か
らＩ／Ｏコントローラ２にデータを転送する速度の方が
遅いと判断した場合、図３の上部に示す転送タイミング
のように、まず上記第２のＤＭＡ回路６の初期設定終了
後すぐにＤＭＡ選択回路７にて、第２のＤＭＡ回路６に
接続されたＣＰＵ１のアドレス／データ線を切り離す。
次に、このＣＰＵ１のアドレス／データ線を第１のＤＭ
Ａ回路４のアドレス／データ線に接続し、第１のＤＭＡ
回路４の初期設定を行なう。このとき既に、圧縮伸長回
路５からバッファメモリ３にはデータが転送されてお
り、データ量検出回路８から、ＥＭＰＴＹ信号（ｅ）が
出力されていないことを確認後、バッファメモリ３から
第１のＤＭＡ回路４を介して、Ｉ／Ｏコントローラ２に
データを転送する。ここで、転送速度の相違からバッフ
ァメモリ３のデータ量は増加して行き、データ量検出回
路８からＯＶＥＲ信号（ｆ）が出力されると、ＣＰＵ１
は第２のＤＭＡ回路６の転送動作を停止させる。この時
ＯＶＥＲ信号（ｆ）が出力されてから、バッファメモリ
３がデータで一杯になるまでに一定時間の余裕を持つた
め、バッファメモリ３からＩ／Ｏコントローラ２へのデ
ータ転送を停止させる必要はなく、全体の転送速度を落
すことは無い。次に、第２のＤＭＡ回路６は待ち状態と
なり、バッファメモリ３のデータ量が減少して行くた
め、ＥＭＰＴＹ信号（ｅ）がデータ量検出回路８から出
力され、再度第２のＤＭＡ回路６の初期設定及びデータ
転送が行われる。
【００１５】一方、逆に圧縮伸長回路５からバッファメ
モリ３にデータを転送する速度よりも、バッファメモリ
３からＩ／Ｏコントローラ２にデータを転送する速度の
方が早いと判断した場合、図３の下部に示す転送タイミ
ングのように、まずＯＶＥＲ信号（ｆ）がデータ量検出
回路８から出力されるまで、第１のＤＭＡ回路４を待ち
状態にしておく。次に、ＯＶＥＲ信号（ｆ）が出力後、
第１のＤＭＡ回路４の初期設定及びデータ転送を開始す
る。ここで、上記同様に転送速度の相違からバッファメ
モリ３のデータ量は減少して行き、データ量検出回路８
からＥＭＰＴＹ信号（ｅ）が出力されると、ＣＰＵ１は
第１のＤＭＡ回路４の転送動作を停止させる。この時Ｅ
ＭＰＴＹ信号（ｅ）が出力されてから、バッファメモリ
３のデータがからになるまでに一定時間の余裕を持つた
め、圧縮伸長回路５からバッファメモリ３へのデータ転
送を停止させる必要はなく、全体の転送速度を落すこと
は無い。次に、第１のＤＭＡ回路４は待ち状態となり、
バッファメモリ３のデータ量が増加して行くため、ＯＶ
ＥＲ信号（ｆ）がデータ量検出回路８から出力され、再
度第１のＤＭＡ回路４の初期設定及びデータ転送が行わ
れる。
モリ３にデータを転送する速度よりも、バッファメモリ
３からＩ／Ｏコントローラ２にデータを転送する速度の
方が早いと判断した場合、図３の下部に示す転送タイミ
ングのように、まずＯＶＥＲ信号（ｆ）がデータ量検出
回路８から出力されるまで、第１のＤＭＡ回路４を待ち
状態にしておく。次に、ＯＶＥＲ信号（ｆ）が出力後、
第１のＤＭＡ回路４の初期設定及びデータ転送を開始す
る。ここで、上記同様に転送速度の相違からバッファメ
モリ３のデータ量は減少して行き、データ量検出回路８
からＥＭＰＴＹ信号（ｅ）が出力されると、ＣＰＵ１は
第１のＤＭＡ回路４の転送動作を停止させる。この時Ｅ
ＭＰＴＹ信号（ｅ）が出力されてから、バッファメモリ
３のデータがからになるまでに一定時間の余裕を持つた
め、圧縮伸長回路５からバッファメモリ３へのデータ転
送を停止させる必要はなく、全体の転送速度を落すこと
は無い。次に、第１のＤＭＡ回路４は待ち状態となり、
バッファメモリ３のデータ量が増加して行くため、ＯＶ
ＥＲ信号（ｆ）がデータ量検出回路８から出力され、再
度第１のＤＭＡ回路４の初期設定及びデータ転送が行わ
れる。
【００１６】また、外部機器から表示メモリ９に画像デ
ータを転送する場合、Ｉ／Ｏコントローラ２に入力され
る画像データには、あらかじめ圧縮率情報が付加されて
いるため、まずＩ／Ｏコントローラ２にて圧縮率を識別
し、これに対応して圧縮率信号（ｈ）がＣＰＵ１に入力
される。次にＣＰＵ１はデータの転送方向からＤＭＡ選
択回路７を制御し、ＣＰＵ１のアドレス／データ線を第
一のＤＭＡ回路４のアドレス／データ線に接続すること
で、第一のＤＭＡ回路４の初期設定を行う。以下、上記
同様に、データ転送速度とデータ圧縮率情報からバッフ
ァメモリ３の増減状態を予測し、ＤＭＡ選択回路７を最
適制御する。
ータを転送する場合、Ｉ／Ｏコントローラ２に入力され
る画像データには、あらかじめ圧縮率情報が付加されて
いるため、まずＩ／Ｏコントローラ２にて圧縮率を識別
し、これに対応して圧縮率信号（ｈ）がＣＰＵ１に入力
される。次にＣＰＵ１はデータの転送方向からＤＭＡ選
択回路７を制御し、ＣＰＵ１のアドレス／データ線を第
一のＤＭＡ回路４のアドレス／データ線に接続すること
で、第一のＤＭＡ回路４の初期設定を行う。以下、上記
同様に、データ転送速度とデータ圧縮率情報からバッフ
ァメモリ３の増減状態を予測し、ＤＭＡ選択回路７を最
適制御する。
【００１７】尚、本実施例ではＤＭＡ回路を２つに限定
しているが、それに限るわけではなく、複数のＤＭＡ回
路を持ち、ＤＭＡ待ち状態が発生したときに他のＤＭＡ
回路を起動させて並列動作をしてもよい。
しているが、それに限るわけではなく、複数のＤＭＡ回
路を持ち、ＤＭＡ待ち状態が発生したときに他のＤＭＡ
回路を起動させて並列動作をしてもよい。
【００１８】以上により、本実施例によれば、情報量の
多い画像情報を圧縮して転送する場合に、最適な転送速
度を保つことができるようになる。
多い画像情報を圧縮して転送する場合に、最適な転送速
度を保つことができるようになる。
【００１９】
【発明の効果】本発明によれば、情報量の多い画像デー
タなどを高圧縮率で圧縮し、ＤＭＡによる高速転送を行
う場合に、仲介するバッファメモリ内のデータ量検出情
報と、外部機器とのデータ転送速度情報と、転送データ
の圧縮率情報により、バッファメモリを増大させること
なくＤＭＡ転送を最適速度で制御することができるとい
う効果がある。
タなどを高圧縮率で圧縮し、ＤＭＡによる高速転送を行
う場合に、仲介するバッファメモリ内のデータ量検出情
報と、外部機器とのデータ転送速度情報と、転送データ
の圧縮率情報により、バッファメモリを増大させること
なくＤＭＡ転送を最適速度で制御することができるとい
う効果がある。
【図１】本発明の一実施例としての情報転送装置を示す
ブロック図である。
ブロック図である。
【図２】バッファメモリの内部メモリマップ図である。
【図３】データ転送動作時のタイミングチャート図であ
る。
る。
【符号の説明】 １…ＣＰＵ、 ２…Ｉ／Ｏコントローラ、 ３…バッファメモリ、 ４、６…ＤＭＡ回路、 ５…圧縮伸長回路、 ７…ＤＭＡ選択回路、 ８…データ量検出回路、 （ａ）、（ｂ）…リード／ライト信号、 （ｃ）、（ｄ）…データストローブ信号、 （ｅ）…ＥＭＰＴＹ信号、 （ｆ）…ＯＶＥＲ信号、 （ｇ）、（ｈ）…圧縮率信号。
Claims (1)
- 【請求項１】中央処理装置であるＣＰＵと、上記ＣＰＵ
とは独立して情報を転送する複数のＤＭＡ転送手段と、
情報を圧縮あるいは伸長し、かつ情報の圧縮率を圧縮後
のデータに付加するための情報圧縮伸長手段と、外部機
器とのインターフェースをとるための外部機器制御手段
と、ＤＭＡ転送間において転送データを一時保持してお
くためのバッファメモリ手段とを設け、上記バッファメ
モリ手段内のデータ量情報と、上記外部機器制御手段に
おけるデータ転送速度情報と、上記情報圧縮伸長手段に
おけるデータ圧縮率情報により、上記複数のＤＭＡ転送
手段のうち１つを選択するようにしたことを特徴とする
情報転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129492A JPH05250307A (ja) | 1992-03-10 | 1992-03-10 | 情報転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129492A JPH05250307A (ja) | 1992-03-10 | 1992-03-10 | 情報転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250307A true JPH05250307A (ja) | 1993-09-28 |
Family
ID=12882905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5129492A Pending JPH05250307A (ja) | 1992-03-10 | 1992-03-10 | 情報転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250307A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001319227A (ja) * | 2000-01-21 | 2001-11-16 | Symagery Microsystems Inc | 画像形成アレイ用ホストインタフェース |
-
1992
- 1992-03-10 JP JP5129492A patent/JPH05250307A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001319227A (ja) * | 2000-01-21 | 2001-11-16 | Symagery Microsystems Inc | 画像形成アレイ用ホストインタフェース |
| JP2012161097A (ja) * | 2000-01-21 | 2012-08-23 | Harusaki Technologies Llc | 画像形成アレイ用ホストインタフェース |
| US8537242B2 (en) | 2000-01-21 | 2013-09-17 | Harusaki Technologies, Llc | Host interface for imaging arrays |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5606428A (en) | Image compression systems with optimized data access | |
| US5287457A (en) | Computer system DMA transfer | |
| JP2561398B2 (ja) | 二重化ディスク制御装置 | |
| EP0844566B1 (en) | Interface apparatus for adapting data width to system bus width | |
| JPH0433029A (ja) | メモリ装置とその駆動方法 | |
| US5349449A (en) | Image data processing circuit and method of accessing storing means for the processing circuit | |
| US6215558B1 (en) | Data processing apparatus and method | |
| JPH05250307A (ja) | 情報転送装置 | |
| EP0936561A2 (en) | Data transfer method and apparatus on an SCSI bus | |
| KR100487199B1 (ko) | 직접 메모리 접근매체의 데이터 전송 장치 및 방법 | |
| WO1985003372A1 (en) | Data transmitting/receiving system for transmitting data to and from auxiliary memory device | |
| JP2840536B2 (ja) | バス接続制御装置 | |
| JPH07334281A (ja) | Ｓｃｓｉ接続装置 | |
| JPH076093A (ja) | 記憶制御装置 | |
| JPS59178487A (ja) | デイスプレイ装置 | |
| JP2570986B2 (ja) | データ転送制御装置及び方法 | |
| JPH08179894A (ja) | メモリシステム及びディスク記録再生装置に適用されるメモリシステム | |
| KR0120598B1 (ko) | 메모리 보드의 설계방법 및 장치 | |
| JP3221007B2 (ja) | ファクシミリ装置 | |
| JP2567428B2 (ja) | データ転送速度変換装置 | |
| JP3264316B2 (ja) | ダイレクトメモリアクセス制御装置 | |
| JPS6051940A (ja) | バッファメモリ制御方式 | |
| JPH0544755B2 (ja) | ||
| JP3771969B2 (ja) | 情報読み出し装置 | |
| JPH01166378A (ja) | デイスク制御装置 |