JP2001319227A - 画像形成アレイ用ホストインタフェース - Google Patents
画像形成アレイ用ホストインタフェースInfo
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- JP2001319227A JP2001319227A JP2000393806A JP2000393806A JP2001319227A JP 2001319227 A JP2001319227 A JP 2001319227A JP 2000393806 A JP2000393806 A JP 2000393806A JP 2000393806 A JP2000393806 A JP 2000393806A JP 2001319227 A JP2001319227 A JP 2001319227A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
- H04N23/70—Circuitry for compensating brightness variation in the scene
- H04N23/72—Combination of two or more compensation controls
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
- H04N23/70—Circuitry for compensating brightness variation in the scene
- H04N23/74—Circuitry for compensating brightness variation in the scene by influencing the scene brightness using illuminating means
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Image Input (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】 （修正有）
【課題】システムプロセッサがアクセスする画像形成デ
ータを直接的に受信することのできる画像形成アレイと
共に累積可能なインタフェースを提供する。 【解決手段】画像形成アレイ１２を有する画像センサと
クロックジェネレータ１Ａとからデータを受信し、この
データをプロセッサシステム１０へ転送するインタフェ
ース１３は、画像形成アレイデータを、該クロック信号
により決定された速度で記憶するメモリを備える。この
メモリにおけるデータの量に応じて、信号ジェネレータ
が前記プロセッサシステム１０へ伝送するための信号を
生成し、また、回路が前記プロセッサシステム１０によ
り決定された速度で、前記メモリからのデータの転送を
制御する。前記メモリは、先入れ先出し（ＦＩＦＯ）バ
ッファ、または、アドレス可能メモリであり、このイン
タフェース１３は、前記画像センサと同一のダイ上に集
積される。
ータを直接的に受信することのできる画像形成アレイと
共に累積可能なインタフェースを提供する。 【解決手段】画像形成アレイ１２を有する画像センサと
クロックジェネレータ１Ａとからデータを受信し、この
データをプロセッサシステム１０へ転送するインタフェ
ース１３は、画像形成アレイデータを、該クロック信号
により決定された速度で記憶するメモリを備える。この
メモリにおけるデータの量に応じて、信号ジェネレータ
が前記プロセッサシステム１０へ伝送するための信号を
生成し、また、回路が前記プロセッサシステム１０によ
り決定された速度で、前記メモリからのデータの転送を
制御する。前記メモリは、先入れ先出し（ＦＩＦＯ）バ
ッファ、または、アドレス可能メモリであり、このイン
タフェース１３は、前記画像センサと同一のダイ上に集
積される。
Description
【０００１】
【発明の属する技術分野】本発明は、広く、集積された
電子画像感知回路に関し、より詳細には、ＣＭＯＳ画像
形成回路に関する。
電子画像感知回路に関し、より詳細には、ＣＭＯＳ画像
形成回路に関する。
【０００２】
【従来の技術】画像形成に用いられる集積回路（ＩＣ）
技術は、その分野に大変革をもたらしている。半導体を
用いることによって、画像を電気信号として表すことが
できる。今日では、電荷結合素子（ＣＣＤ）が最も重要
な商用ＩＣ技術である。しかし、ＣＭＯＳ技術と比較し
た場合、ＣＭＯＳ画像形成デバイスを製造することには
多くの利点がある。
技術は、その分野に大変革をもたらしている。半導体を
用いることによって、画像を電気信号として表すことが
できる。今日では、電荷結合素子（ＣＣＤ）が最も重要
な商用ＩＣ技術である。しかし、ＣＭＯＳ技術と比較し
た場合、ＣＭＯＳ画像形成デバイスを製造することには
多くの利点がある。
【０００３】ＣＭＯＳは、より安価な技術である。つま
り、ＣＭＯＳは、より少ないマスク層を用い、商品量の
より多い、より発達した製造技術である。ＣＣＤ技術
は、その複雑性によって、製造量がより少なくなってし
まう。ＣＣＤと比較して、ＣＭＯＳ技術を用いる際の主
な利点の１つは、画像形成回路として同一の基体上に複
数の画像処理要素を備えることができるという点であ
る。
り、ＣＭＯＳは、より少ないマスク層を用い、商品量の
より多い、より発達した製造技術である。ＣＣＤ技術
は、その複雑性によって、製造量がより少なくなってし
まう。ＣＣＤと比較して、ＣＭＯＳ技術を用いる際の主
な利点の１つは、画像形成回路として同一の基体上に複
数の画像処理要素を備えることができるという点であ
る。
【０００４】光学焦点面と一致する面を有するモノリシ
ック半導体ＩＣ上には、行及び列のアレイ状に配列され
たピクセルに、感光素子が用いられている。ＣＭＯＳ技
術のピクセルの基本は、感光ダイオードである。活動ピ
クセル配列において、各ピクセルフォトダイオードは、
増幅段階により、共用読出し構成要素からバッファリン
グされる。
ック半導体ＩＣ上には、行及び列のアレイ状に配列され
たピクセルに、感光素子が用いられている。ＣＭＯＳ技
術のピクセルの基本は、感光ダイオードである。活動ピ
クセル配列において、各ピクセルフォトダイオードは、
増幅段階により、共用読出し構成要素からバッファリン
グされる。
【０００５】既存の技術のＩＣ画像センサは、ビデオス
タイルの出力を生成する。一例では、このようなセンサ
は、マスタクロック入力を受信する。このセンサは、デ
ータサンプル、ライン、及びこのマスタクロックからの
クロックを得る。ピクセル、行、及び列に対応するこれ
らのクロックは、画像形成アレイのサンプリング速度を
制御する。このようなセンサのピクセルデータは、サン
プリングされる速度と同じ速度で出力される。また、得
られたクロックも出力されて、データ出力を同期させ
る。この結果、ビデオフレームから成る同期されたピク
セル輝度のストリームが生成される。
タイルの出力を生成する。一例では、このようなセンサ
は、マスタクロック入力を受信する。このセンサは、デ
ータサンプル、ライン、及びこのマスタクロックからの
クロックを得る。ピクセル、行、及び列に対応するこれ
らのクロックは、画像形成アレイのサンプリング速度を
制御する。このようなセンサのピクセルデータは、サン
プリングされる速度と同じ速度で出力される。また、得
られたクロックも出力されて、データ出力を同期させ
る。この結果、ビデオフレームから成る同期されたピク
セル輝度のストリームが生成される。
【０００６】さらなる接合論理を用いなければ、この出
力は、市販のマイクロプロセッサのデータインタフェー
スと適合しない。市販のマイクロプロセッサのデータイ
ンタフェースは、アドレス及び制御出力信号並びにデー
タ入力／出力信号から成る。この構成において、プロセ
ッサは、様々なアドレスを表明することにより、メモリ
内のデータのいずれの語にもランダムにアクセスするこ
とができる。
力は、市販のマイクロプロセッサのデータインタフェー
スと適合しない。市販のマイクロプロセッサのデータイ
ンタフェースは、アドレス及び制御出力信号並びにデー
タ入力／出力信号から成る。この構成において、プロセ
ッサは、様々なアドレスを表明することにより、メモリ
内のデータのいずれの語にもランダムにアクセスするこ
とができる。
【０００７】このようなセンサ及びこのようなプロセッ
サに基づいた画像取得コンピュータシステムにおいて、
センサクロック出力に応答するためにさらなるインタフ
ェース回路を用いれば、ビデオ情報をサンプリングし、
このビデオデータをプロセッサのメモリ空間において使
用可能とすることができる。必要により、このインタフ
ェース回路は、プロセッサへの割込み信号、及びいくつ
かのピクセルに対する十分なメモリ空間を備えていても
よい。
サに基づいた画像取得コンピュータシステムにおいて、
センサクロック出力に応答するためにさらなるインタフ
ェース回路を用いれば、ビデオ情報をサンプリングし、
このビデオデータをプロセッサのメモリ空間において使
用可能とすることができる。必要により、このインタフ
ェース回路は、プロセッサへの割込み信号、及びいくつ
かのピクセルに対する十分なメモリ空間を備えていても
よい。
【０００８】このようにさらなる回路を用いると、セン
サ及び処理要素を集積する単一基体であることの利益が
減少してしまう。ＣＭＯＳ技術による最適なコスト利益
には到達しない。
サ及び処理要素を集積する単一基体であることの利益が
減少してしまう。ＣＭＯＳ技術による最適なコスト利益
には到達しない。
【０００９】
【発明が解決しようとする課題】従って、システムプロ
セッサがアクセスすることによって画像形成データを直
接的に受信することのできる画像形成アレイと共に集積
可能な、インタフェースが必要とされている。
セッサがアクセスすることによって画像形成データを直
接的に受信することのできる画像形成アレイと共に集積
可能な、インタフェースが必要とされている。
【００１０】
【課題を解決するための手段】本発明は、画像形成アレ
イを有する画像センサとクロックジェネレータとからデ
ータを受信し、このデータをプロセッサシステムへ転送
する、インタフェースに関する。このインタフェース
は、画像形成アレイデータ及びクロック信号を、該クロ
ック信号により決定された速度で記憶する、メモリを備
える。このメモリにおけるデータの量に応答して、信号
ジェネレータが、前記プロセッサシステムへ伝送するた
めの信号を生成し、また、回路が、前記プロセッサシス
テムにより決定された速度で、前記メモリからのデータ
の転送を制御する。前記メモリは、先入れ先出し（ＦＩ
ＦＯ）バッファであってもよいし、アドレス可能メモリ
であってもよい。
イを有する画像センサとクロックジェネレータとからデ
ータを受信し、このデータをプロセッサシステムへ転送
する、インタフェースに関する。このインタフェース
は、画像形成アレイデータ及びクロック信号を、該クロ
ック信号により決定された速度で記憶する、メモリを備
える。このメモリにおけるデータの量に応答して、信号
ジェネレータが、前記プロセッサシステムへ伝送するた
めの信号を生成し、また、回路が、前記プロセッサシス
テムにより決定された速度で、前記メモリからのデータ
の転送を制御する。前記メモリは、先入れ先出し（ＦＩ
ＦＯ）バッファであってもよいし、アドレス可能メモリ
であってもよい。
【００１１】前記信号ジェネレータは、前記プロセッサ
システムへ伝送するための割込み信号を生成してもよい
し、前記プロセッサシステムのバス仲裁ユニットへ伝送
するためのバス要求信号を生成してもよい。データの転
送を制御する前記回路は、前記プロセッサシステムから
アドレス及びコマンド信号を受信するコマンドデコーダ
と、前記ＦＩＦＯバッファに対する構成データを記憶す
る構成レジスタと、前記ＦＩＦＯバッファの読出しを制
御する読取り制御とを備えていてもよく、さらに、シス
テムバスの制御を受信し、メモリからのデータ読出しに
対するアドレスを送信する、バスコマンドユニットを備
えていてもよい。
システムへ伝送するための割込み信号を生成してもよい
し、前記プロセッサシステムのバス仲裁ユニットへ伝送
するためのバス要求信号を生成してもよい。データの転
送を制御する前記回路は、前記プロセッサシステムから
アドレス及びコマンド信号を受信するコマンドデコーダ
と、前記ＦＩＦＯバッファに対する構成データを記憶す
る構成レジスタと、前記ＦＩＦＯバッファの読出しを制
御する読取り制御とを備えていてもよく、さらに、シス
テムバスの制御を受信し、メモリからのデータ読出しに
対するアドレスを送信する、バスコマンドユニットを備
えていてもよい。
【００１２】本発明の別の態様によれば、データバスを
有する電子処理システムと共に用いるための集積された
半導体画像形成回路は、感知ピクセルのアレイとアレイ
アドレスジェネレータとが１つのダイ上に集積された画
像形成アレイセンサと、前記同一ダイ上に集積されたイ
ンタフェースとを備える。このインタフェースは、前記
画像形成アレイセンサにより決定されたように前記画像
形成アレイセンサからデータを受信し、且つ、前記電子
処理システムにより決定されたように前記電子処理シス
テムへデータを転送するように構成されている。このイ
ンタフェースは、画像形成アレイデータ及びアドレス信
号を、前記画像形成アレイセンサにより決定された速度
で記憶する、例えばＦＩＦＯバッファ又はアドレス可能
メモリのようなメモリと、前記電子処理システムにより
決定された速度で、前記メモリ手段から前記データバス
へのデータの転送を制御する回路とを備えていてもよ
い。この画像形成回路は、前記同一ダイ上に集積され、
且つ、データの転送を制御する前記回路に接続された、
バス仲裁回路をさらに備えていてもよい。
有する電子処理システムと共に用いるための集積された
半導体画像形成回路は、感知ピクセルのアレイとアレイ
アドレスジェネレータとが１つのダイ上に集積された画
像形成アレイセンサと、前記同一ダイ上に集積されたイ
ンタフェースとを備える。このインタフェースは、前記
画像形成アレイセンサにより決定されたように前記画像
形成アレイセンサからデータを受信し、且つ、前記電子
処理システムにより決定されたように前記電子処理シス
テムへデータを転送するように構成されている。このイ
ンタフェースは、画像形成アレイデータ及びアドレス信
号を、前記画像形成アレイセンサにより決定された速度
で記憶する、例えばＦＩＦＯバッファ又はアドレス可能
メモリのようなメモリと、前記電子処理システムにより
決定された速度で、前記メモリ手段から前記データバス
へのデータの転送を制御する回路とを備えていてもよ
い。この画像形成回路は、前記同一ダイ上に集積され、
且つ、データの転送を制御する前記回路に接続された、
バス仲裁回路をさらに備えていてもよい。
【００１３】本発明のさらなる態様によれば、データバ
スを有する電子処理システムと共に用いるための集積さ
れた半導体画像形成回路は、感知ピクセルの画像形成ア
レイと、入力ポートにおいて受信されたデータを記憶
し、出力ポートを介して前記データバスへデータを出力
するバッファと、選択されたピクセルから前記バッファ
の入力ポートへデータを転送する回路と、前記バッファ
におけるデータの量を決定する回路と、前記バッファに
おけるデータの量が所定レベルに達すると、前記電子処
理システムに警告を発する回路と、前記電子処理システ
ムに応答して、前記バッファの出力ポートを介して行わ
れる記憶されたデータの転送を制御するように構成され
たコントローラとを備えていてもよい。
スを有する電子処理システムと共に用いるための集積さ
れた半導体画像形成回路は、感知ピクセルの画像形成ア
レイと、入力ポートにおいて受信されたデータを記憶
し、出力ポートを介して前記データバスへデータを出力
するバッファと、選択されたピクセルから前記バッファ
の入力ポートへデータを転送する回路と、前記バッファ
におけるデータの量を決定する回路と、前記バッファに
おけるデータの量が所定レベルに達すると、前記電子処
理システムに警告を発する回路と、前記電子処理システ
ムに応答して、前記バッファの出力ポートを介して行わ
れる記憶されたデータの転送を制御するように構成され
たコントローラとを備えていてもよい。
【００１４】本発明の別の態様によれば、データバス及
びシステムアドレス／制御バスを有する電子処理システ
ムと共に用いるための集積された半導体画像形成回路
は、感知ピクセルの画像形成アレイと、入力ポートにお
いて受信されたデータを記憶し、出力ポートを介して前
記データバスへデータを出力するバッファと、選択され
たピクセルから前記バッファの入力ポートへデータを転
送する回路と、前記バッファにおけるデータの量を決定
する回路と、前記バッファにおけるデータの量が所定レ
ベルに達すると、前記データバスの制御を探索し、前記
データバスの可用性に応答して、前記バッファの出力ポ
ートを介して行われる記憶されたデータの転送を制御す
るように構成された、コントローラとを備えていてもよ
い。この集積された半導体画像形成回路は、データバス
制御要求を受信し、要求に応答してデータバス制御を送
信する、バス仲裁ユニットをさらに備えていてもよく、
バス制御を受信する前記コントローラは、行先アドレス
を記憶且つ増分するレジスタと、前記行先アドレスを表
明し、前記システムアドレス／制御バス上に制御を書き
込む回路とを備えていてもよい。
びシステムアドレス／制御バスを有する電子処理システ
ムと共に用いるための集積された半導体画像形成回路
は、感知ピクセルの画像形成アレイと、入力ポートにお
いて受信されたデータを記憶し、出力ポートを介して前
記データバスへデータを出力するバッファと、選択され
たピクセルから前記バッファの入力ポートへデータを転
送する回路と、前記バッファにおけるデータの量を決定
する回路と、前記バッファにおけるデータの量が所定レ
ベルに達すると、前記データバスの制御を探索し、前記
データバスの可用性に応答して、前記バッファの出力ポ
ートを介して行われる記憶されたデータの転送を制御す
るように構成された、コントローラとを備えていてもよ
い。この集積された半導体画像形成回路は、データバス
制御要求を受信し、要求に応答してデータバス制御を送
信する、バス仲裁ユニットをさらに備えていてもよく、
バス制御を受信する前記コントローラは、行先アドレス
を記憶且つ増分するレジスタと、前記行先アドレスを表
明し、前記システムアドレス／制御バス上に制御を書き
込む回路とを備えていてもよい。
【００１５】本発明のさらなる態様によれば、データバ
スを有する電子処理システムと共に用いるための集積さ
れた半導体画像形成回路は、感知ピクセルの画像形成ア
レイと、行及び列において配列された複数のメモリセル
を有しており、入力ポートにおいて受信されたデータを
記憶し、出力ポートを介して前記データバスへデータを
出力するアドレス可能メモリと、選択されたピクセルか
ら、前記メモリの入力ポートを介して、選択されたメモ
リセルへデータを転送する回路と、前記メモリにおける
データの量を決定する回路と、前記メモリにおけるデー
タの量が所定レベルに達すると、前記電子処理システム
に警告を発する回路と、前記電子処理システムに応答し
て、前記メモリの出力ポートを介して行われる記憶され
たデータの転送を制御するように構成された、コントロ
ーラとを備えていてもよい。
スを有する電子処理システムと共に用いるための集積さ
れた半導体画像形成回路は、感知ピクセルの画像形成ア
レイと、行及び列において配列された複数のメモリセル
を有しており、入力ポートにおいて受信されたデータを
記憶し、出力ポートを介して前記データバスへデータを
出力するアドレス可能メモリと、選択されたピクセルか
ら、前記メモリの入力ポートを介して、選択されたメモ
リセルへデータを転送する回路と、前記メモリにおける
データの量を決定する回路と、前記メモリにおけるデー
タの量が所定レベルに達すると、前記電子処理システム
に警告を発する回路と、前記電子処理システムに応答し
て、前記メモリの出力ポートを介して行われる記憶され
たデータの転送を制御するように構成された、コントロ
ーラとを備えていてもよい。
【００１６】本発明の別の態様によれば、データバス及
びシステムアドレス／制御バスを有する電子処理システ
ムと共に用いるための集積された半導体画像形成回路
は、感知ピクセルの画像形成アレイと、行及び列におい
て配列された複数のメモリセルを有しており、入力ポー
トにおいて受信されたデータを記憶し、出力ポートを介
して前記データバスへデータを出力するアドレス可能メ
モリと、選択されたピクセルから、前記メモリの入力ポ
ートを介して、選択されたメモリセルへデータを転送す
る回路と、前記メモリにおけるデータの量を決定する回
路と、前記メモリにおけるデータの量が所定レベルに達
すると、前記データバスの制御を探索し、前記データバ
スの可用性に応答して、前記メモリの出力ポートを介し
て行われる記憶されたデータの転送を制御するように構
成された、コントローラとを備えていてもよい。この集
積された半導体画像形成回路は、データバス制御要求を
受信し、要求に応答してデータバス制御を送信する、バ
ス仲裁ユニットをさらに備えていてもよく、バス制御を
受信する前記コントローラは、行先アドレスを記憶且つ
増分するレジスタと、前記行先アドレスを表明し、前記
システムアドレス／制御バス上に制御を書き込む回路と
を備えていてもよい。
びシステムアドレス／制御バスを有する電子処理システ
ムと共に用いるための集積された半導体画像形成回路
は、感知ピクセルの画像形成アレイと、行及び列におい
て配列された複数のメモリセルを有しており、入力ポー
トにおいて受信されたデータを記憶し、出力ポートを介
して前記データバスへデータを出力するアドレス可能メ
モリと、選択されたピクセルから、前記メモリの入力ポ
ートを介して、選択されたメモリセルへデータを転送す
る回路と、前記メモリにおけるデータの量を決定する回
路と、前記メモリにおけるデータの量が所定レベルに達
すると、前記データバスの制御を探索し、前記データバ
スの可用性に応答して、前記メモリの出力ポートを介し
て行われる記憶されたデータの転送を制御するように構
成された、コントローラとを備えていてもよい。この集
積された半導体画像形成回路は、データバス制御要求を
受信し、要求に応答してデータバス制御を送信する、バ
ス仲裁ユニットをさらに備えていてもよく、バス制御を
受信する前記コントローラは、行先アドレスを記憶且つ
増分するレジスタと、前記行先アドレスを表明し、前記
システムアドレス／制御バス上に制御を書き込む回路と
を備えていてもよい。
【００１７】本発明の他の態様及び利点、並びに本発明
の様々な実施の形態の構造及び動作は、添付の図面と関
連させて以下の本発明の説明を再検討すれば、通常の当
業者には明らかとなるであろう。
の様々な実施の形態の構造及び動作は、添付の図面と関
連させて以下の本発明の説明を再検討すれば、通常の当
業者には明らかとなるであろう。
【００１８】
【発明の実施の形態】本発明を、添付の図面に関して説
明する。
明する。
【００１９】図１に示された画像形成コンピュータシス
テムは、中央処理装置（ＣＰＵ）１０、他のメモリ及び
システム構成要素１１、画像形成アレイセンサ１２、本
発明によるインタフェース１３、並びに、ビデオクロッ
クジェネレータ１４を備える。ＣＰＵ１０、構成要素１
１、及びインタフェース１３は全て、システムデータバ
ス１５にアクセスし、システム制御及びアドレスバス１
６を介してＣＰＵ１１により制御される。クロックジェ
ネレータ１４は、ピクセルクロック信号ＣPを画像形成
アレイセンサ１２へ送信する。さらにインタフェース１
３は、割込みバス１７を介してＣＰＵ１０へ接続されて
おり、この割込みバス１７によって、データがＣＰＵ１
０にアップロード可能である、という信号がＣＰＵ１０
に送信される。
テムは、中央処理装置（ＣＰＵ）１０、他のメモリ及び
システム構成要素１１、画像形成アレイセンサ１２、本
発明によるインタフェース１３、並びに、ビデオクロッ
クジェネレータ１４を備える。ＣＰＵ１０、構成要素１
１、及びインタフェース１３は全て、システムデータバ
ス１５にアクセスし、システム制御及びアドレスバス１
６を介してＣＰＵ１１により制御される。クロックジェ
ネレータ１４は、ピクセルクロック信号ＣPを画像形成
アレイセンサ１２へ送信する。さらにインタフェース１
３は、割込みバス１７を介してＣＰＵ１０へ接続されて
おり、この割込みバス１７によって、データがＣＰＵ１
０にアップロード可能である、という信号がＣＰＵ１０
に送信される。
【００２０】本発明によれば、インタフェース１３は、
画像形成アレイセンサ１２からのデータ及びクロック信
号を記憶して、ＣＰＵ１０を他の処理のために解放す
る。さらに、インタフェース１３を画像形成アレイセン
サ１２と同一のダイ上に集積することによって、ＣＭＯ
Ｓ技術の経済的及び商業的利益を完全に得ることができ
る。
画像形成アレイセンサ１２からのデータ及びクロック信
号を記憶して、ＣＰＵ１０を他の処理のために解放す
る。さらに、インタフェース１３を画像形成アレイセン
サ１２と同一のダイ上に集積することによって、ＣＭＯ
Ｓ技術の経済的及び商業的利益を完全に得ることができ
る。
【００２１】インタフェース１３の実施の形態が、図２
にブロック図として示されている。画像形成アレイセン
サ１２は、画像形成アレイ２１を備えており、この画像
形成アレイ２１は、さらに図３に関して説明されるよう
に、アクセス制御された活動感光ピクセルのアレイであ
る。さらに画像形成アレイ２１は、アレイアドレスジェ
ネレータ２２を備えており、このアレイアドレスジェネ
レータ２２は、さらに図４に関して説明されるように、
列アドレスＡC、行アドレスＡR、行クロックＣ R、及び
フレームクロックＣFを生成する。
にブロック図として示されている。画像形成アレイセン
サ１２は、画像形成アレイ２１を備えており、この画像
形成アレイ２１は、さらに図３に関して説明されるよう
に、アクセス制御された活動感光ピクセルのアレイであ
る。さらに画像形成アレイ２１は、アレイアドレスジェ
ネレータ２２を備えており、このアレイアドレスジェネ
レータ２２は、さらに図４に関して説明されるように、
列アドレスＡC、行アドレスＡR、行クロックＣ R、及び
フレームクロックＣFを生成する。
【００２２】図３を参照すると、ピクセル３３のアレイ
３０は、行３１及び列３２で構成されている。各ピクセ
ル３３は、行３１と列３２との交点に位置する。行制御
ライン３４は、ピクセル３３の行３１にアクセスする。
この行ライン３４は、行アドレス信号ＡRに応答して、
行ドライバ３５により駆動される。選択された各ピクセ
ル３３は、アクセスされると、各自の列データライン３
６上にデータを表明する。このライン３６上のデータ
は、ユニット３７における列増幅器及び第２段階増幅器
により増幅される。さらにユニット３７は、列アドレス
ＡCによって決定された列３２を選択し、このユニット
３７から、アレイデータＤAがアレイ出力３８上に送ら
れる。
３０は、行３１及び列３２で構成されている。各ピクセ
ル３３は、行３１と列３２との交点に位置する。行制御
ライン３４は、ピクセル３３の行３１にアクセスする。
この行ライン３４は、行アドレス信号ＡRに応答して、
行ドライバ３５により駆動される。選択された各ピクセ
ル３３は、アクセスされると、各自の列データライン３
６上にデータを表明する。このライン３６上のデータ
は、ユニット３７における列増幅器及び第２段階増幅器
により増幅される。さらにユニット３７は、列アドレス
ＡCによって決定された列３２を選択し、このユニット
３７から、アレイデータＤAがアレイ出力３８上に送ら
れる。
【００２３】図４を参照すると、アレイアドレスジェネ
レータ２２がより詳細に示されている。列アドレスＡC
は列カウンタ４１によって生成され、この列カウンタ４
１はビデオシステムクロックＣPによって増分される。
列カウンタ４１によって生成される連続アドレスの最大
数は、画像形成アレイ２１における列の数に依って決ま
るが、列カウンタ４１によって生成される連続アドレス
の実際の数は、列境界信号ＢCによって決定され、この
列境界信号ＢCは、後述するようにＣＰＵ１０によって
制御される。行クロックＣRは、列カウンタ４１のオー
バーフローにより生成される。行カウンタ４２は、行ク
ロック信号ＣR及び行境界信号ＢRに基づいて、行アドレ
ス信号ＡRを生成する。行カウンタ４２によって生成さ
れる連続アドレスの最大数は、画像形成アレイ２１にお
ける行の数に依って決まるが、行カウンタ４２によって
生成される連続アドレスの実際の数は、行境界信号ＢR
によって決定され、この行境界信号ＢRは、後述するよ
うにＣＰＵ１０によって制御される。行クロックＣ
Rも、アレイアドレスジェネレータ２２からの出力４３
に加えられる。行カウンタ４２は、カウントオーバーフ
ローに基づいて、フレーム信号ＣFも生成する。
レータ２２がより詳細に示されている。列アドレスＡC
は列カウンタ４１によって生成され、この列カウンタ４
１はビデオシステムクロックＣPによって増分される。
列カウンタ４１によって生成される連続アドレスの最大
数は、画像形成アレイ２１における列の数に依って決ま
るが、列カウンタ４１によって生成される連続アドレス
の実際の数は、列境界信号ＢCによって決定され、この
列境界信号ＢCは、後述するようにＣＰＵ１０によって
制御される。行クロックＣRは、列カウンタ４１のオー
バーフローにより生成される。行カウンタ４２は、行ク
ロック信号ＣR及び行境界信号ＢRに基づいて、行アドレ
ス信号ＡRを生成する。行カウンタ４２によって生成さ
れる連続アドレスの最大数は、画像形成アレイ２１にお
ける行の数に依って決まるが、行カウンタ４２によって
生成される連続アドレスの実際の数は、行境界信号ＢR
によって決定され、この行境界信号ＢRは、後述するよ
うにＣＰＵ１０によって制御される。行クロックＣ
Rも、アレイアドレスジェネレータ２２からの出力４３
に加えられる。行カウンタ４２は、カウントオーバーフ
ローに基づいて、フレーム信号ＣFも生成する。
【００２４】再度図２を参照すると、インタフェース１
３は、メモリ４４、及びこのメモリ４４を支援するのに
必要なデバイス４５〜４９を備える。この特定の実施の
形態においては、メモリ４４は、先入れ先出し（ＦＩＦ
Ｏ）バッファメモリである。ＦＩＦＯバッファ４４は、
画像形成アレイからアレイデータＤAを、ビデオクロッ
クジェネレータ１４からクロック信号ＣPを、アレイア
ドレスジェネレータ２２からクロック信号ＣR及びＣFを
受信する。ＦＩＦＯバッファ４４については、図５によ
り詳細に示されている。画像形成アレイ２１出力ＤA、
行クロックＣR、及びフレームクロックＣFは、単一バス
５１上にまとめられて、バッファ４４に記憶される。Ｆ
ＩＦＯバッファ４４の記憶要素は、シフトレジスタシリ
ーズ５３として配列された複数のレジスタ５２である。
有効出力の総数は記憶及びアクセスの差速に依って変動
し得るので、バス５１は各レジスタ５２に接続されてい
る。増分／減分カウンタ５４を用いて、ＦＩＦＯバッフ
ァ４４への書込み発生及びＦＩＦＯバッファ４４からの
読取り発生がカウントされる。カウンタ５４は、ピクセ
ルクロックＣP及びＦＩＦＯ読取り信号ＳRにアクセスす
る。ＦＩＦＯカウンタ５４出力ＳCは、バッファ出力５
５及びレジスタアドレスデコーダ５６に適用される。こ
のデコーダは、適切なレジスタ書込み信号をいつライン
５７上に表明すればよいかを決定するのに、カウンタ出
力ＳC及びピクセルクロックＣPを用いる。読取り信号Ｓ
Rはシフトレジスタ５２に接続されており、この読取り
信号ＳRの値に依っていくつかのレジスタによりレジス
タをシフトする。この作業中に、バッファの端からこれ
と同数のレジスタが、システムデータバス１５上にデー
タＤIを表明する。
３は、メモリ４４、及びこのメモリ４４を支援するのに
必要なデバイス４５〜４９を備える。この特定の実施の
形態においては、メモリ４４は、先入れ先出し（ＦＩＦ
Ｏ）バッファメモリである。ＦＩＦＯバッファ４４は、
画像形成アレイからアレイデータＤAを、ビデオクロッ
クジェネレータ１４からクロック信号ＣPを、アレイア
ドレスジェネレータ２２からクロック信号ＣR及びＣFを
受信する。ＦＩＦＯバッファ４４については、図５によ
り詳細に示されている。画像形成アレイ２１出力ＤA、
行クロックＣR、及びフレームクロックＣFは、単一バス
５１上にまとめられて、バッファ４４に記憶される。Ｆ
ＩＦＯバッファ４４の記憶要素は、シフトレジスタシリ
ーズ５３として配列された複数のレジスタ５２である。
有効出力の総数は記憶及びアクセスの差速に依って変動
し得るので、バス５１は各レジスタ５２に接続されてい
る。増分／減分カウンタ５４を用いて、ＦＩＦＯバッフ
ァ４４への書込み発生及びＦＩＦＯバッファ４４からの
読取り発生がカウントされる。カウンタ５４は、ピクセ
ルクロックＣP及びＦＩＦＯ読取り信号ＳRにアクセスす
る。ＦＩＦＯカウンタ５４出力ＳCは、バッファ出力５
５及びレジスタアドレスデコーダ５６に適用される。こ
のデコーダは、適切なレジスタ書込み信号をいつライン
５７上に表明すればよいかを決定するのに、カウンタ出
力ＳC及びピクセルクロックＣPを用いる。読取り信号Ｓ
Rはシフトレジスタ５２に接続されており、この読取り
信号ＳRの値に依っていくつかのレジスタによりレジス
タをシフトする。この作業中に、バッファの端からこれ
と同数のレジスタが、システムデータバス１５上にデー
タＤIを表明する。
【００２５】ＦＩＦＯバッファには基本的に３種類あ
り、本発明に関してはいずれを用いてもよい。１種類目
のバッファ４４は図５に示されているものであり、この
バッファにおいては、記憶されたデータは、バッファレ
ジスタシリーズ５３の右端にある最初のレジスタ５３か
ら取り出され、また、バス５１からのデータは、バッフ
ァレジスタシリーズ５３の左端から最後の使用可能なシ
フトレジスタ５２へ書き込まれる。２種類目のバッファ
は、データが、バッファレジスタシリーズの左端にある
最初のレジスタへ書き込まれ、また、データが、バッフ
ァレジスタシリーズの右端から見て、シリーズにおいて
データを有する最初のレジスタから取り出されるもので
ある。３種類目のバッファは、データバスからのデータ
が、バッファレジスタシリーズの左端から見て、最後の
使用可能なシフトレジスタへ書き込まれ、また、データ
が、バッファレジスタシリーズの右端から見て、シリー
ズにおいてデータを有する最初のレジスタから取り出さ
れるものである。これら３種類のいずれの場合において
も、データは、バッファに入力される順序と同じ順序
で、バッファから取り出される。
り、本発明に関してはいずれを用いてもよい。１種類目
のバッファ４４は図５に示されているものであり、この
バッファにおいては、記憶されたデータは、バッファレ
ジスタシリーズ５３の右端にある最初のレジスタ５３か
ら取り出され、また、バス５１からのデータは、バッフ
ァレジスタシリーズ５３の左端から最後の使用可能なシ
フトレジスタ５２へ書き込まれる。２種類目のバッファ
は、データが、バッファレジスタシリーズの左端にある
最初のレジスタへ書き込まれ、また、データが、バッフ
ァレジスタシリーズの右端から見て、シリーズにおいて
データを有する最初のレジスタから取り出されるもので
ある。３種類目のバッファは、データバスからのデータ
が、バッファレジスタシリーズの左端から見て、最後の
使用可能なシフトレジスタへ書き込まれ、また、データ
が、バッファレジスタシリーズの右端から見て、シリー
ズにおいてデータを有する最初のレジスタから取り出さ
れるものである。これら３種類のいずれの場合において
も、データは、バッファに入力される順序と同じ順序
で、バッファから取り出される。
【００２６】再度図２を参照すると、インタフェース１
３は、ＦＩＦＯバッファ４４を支援するためのデバイス
４５〜４９を備える。これらデバイスは、チップコマン
ドデコーダ４５、ＦＩＦＯ構成レジスタ４６、ＦＩＦＯ
読取り制御、割込みジェネレータ４８、及びアレイレジ
スタ４９から成る。
３は、ＦＩＦＯバッファ４４を支援するためのデバイス
４５〜４９を備える。これらデバイスは、チップコマン
ドデコーダ４５、ＦＩＦＯ構成レジスタ４６、ＦＩＦＯ
読取り制御、割込みジェネレータ４８、及びアレイレジ
スタ４９から成る。
【００２７】ＣＰＵ１０は、システムアドレス及びコマ
ンドバス１６におけるアドレスと共に、必要な読取り若
しくは書込みコマンドを表明することにより、チップコ
マンドデコーダ４５を介して、レジスタ４６及び４９並
びにＦＩＦＯバッファ４４にアクセスする。コマンドデ
コーダ４５は、アドレス指定されているバッファ又はレ
ジスタであればいずれも識別して、ＦＩＦＯ読取り制御
４７ライン５６、ＦＩＦＯ構成レジスタ４６コマンドバ
ス５７、又はアレイレジスタ４９コマンドバス５８にお
ける、必要な読取り若しくは書込み信号を表明する。ラ
イン５６における信号によって、ＦＩＦＯ読取り制御４
７は、出力バス幅信号ＳBWに応答して、ＦＩＦＯ読取り
信号ＳRを生成することができる。ＦＩＦＯ４４出力バ
ス幅レジスタを変更すれば、８ビット又は３２ビットと
いうような、様々なシステムバス構成に対して適応する
ことができる。
ンドバス１６におけるアドレスと共に、必要な読取り若
しくは書込みコマンドを表明することにより、チップコ
マンドデコーダ４５を介して、レジスタ４６及び４９並
びにＦＩＦＯバッファ４４にアクセスする。コマンドデ
コーダ４５は、アドレス指定されているバッファ又はレ
ジスタであればいずれも識別して、ＦＩＦＯ読取り制御
４７ライン５６、ＦＩＦＯ構成レジスタ４６コマンドバ
ス５７、又はアレイレジスタ４９コマンドバス５８にお
ける、必要な読取り若しくは書込み信号を表明する。ラ
イン５６における信号によって、ＦＩＦＯ読取り制御４
７は、出力バス幅信号ＳBWに応答して、ＦＩＦＯ読取り
信号ＳRを生成することができる。ＦＩＦＯ４４出力バ
ス幅レジスタを変更すれば、８ビット又は３２ビットと
いうような、様々なシステムバス構成に対して適応する
ことができる。
【００２８】ＦＩＦＯ構成レジスタ４６は、ＦＩＦＯ出
力バス幅レジスタ、ＦＩＦＯ限界値レジスタ、ＦＩＦＯ
割込みマスクレジスタ、及びＦＩＦＯ割込みレジスタを
備える。これらのレジスタは全て、システムデータバス
１５に接続されており、ＦＩＦＯ割込みレジスタ以外
は、読取り／書込み可能である。このＦＩＦＯ割込みレ
ジスタは、読取り専用であって、割込みジェネレータか
らの値を信号ＳIとして決定する。これらのレジスタの
読取り及び書込みは、ＦＩＦＯレジスタコマンドバス５
７によって制御される。ＦＩＦＯ構成レジスタの出力に
は、ＦＩＦＯ限界レジスタからのＦＩＦＯ限界信号
ＳL、ＦＩＦＯ割込みマスクレジスタからの割込み可能
信号ＳE、及び、ＦＩＦＯ出力バス幅レジスタからの出
力バス幅信号ＳB Wが含まれる。
力バス幅レジスタ、ＦＩＦＯ限界値レジスタ、ＦＩＦＯ
割込みマスクレジスタ、及びＦＩＦＯ割込みレジスタを
備える。これらのレジスタは全て、システムデータバス
１５に接続されており、ＦＩＦＯ割込みレジスタ以外
は、読取り／書込み可能である。このＦＩＦＯ割込みレ
ジスタは、読取り専用であって、割込みジェネレータか
らの値を信号ＳIとして決定する。これらのレジスタの
読取り及び書込みは、ＦＩＦＯレジスタコマンドバス５
７によって制御される。ＦＩＦＯ構成レジスタの出力に
は、ＦＩＦＯ限界レジスタからのＦＩＦＯ限界信号
ＳL、ＦＩＦＯ割込みマスクレジスタからの割込み可能
信号ＳE、及び、ＦＩＦＯ出力バス幅レジスタからの出
力バス幅信号ＳB Wが含まれる。
【００２９】割込みジェネレータ４８は、ＦＩＦＯカウ
ンタ出力ＳCとＦＩＦＯ限界ＳLとを比較する。ＳC≧ＳL
であり、且つ割込み可能信号ＳEが有効である場合に
は、ジェネレータ４８は、割込みバス１７を介してＣＰ
Ｕ１０に割込み信号ＳIを表明する。ＣＰＵ１０への割
込みとして割込み信号ＳIを用いると、プロセッサは多
重タスク可能となる。プロセッサは、割込みが表明され
るとバッファ４４アンロード作業を行い、それ以外の時
には他のプログラムされたタスクを実行する。
ンタ出力ＳCとＦＩＦＯ限界ＳLとを比較する。ＳC≧ＳL
であり、且つ割込み可能信号ＳEが有効である場合に
は、ジェネレータ４８は、割込みバス１７を介してＣＰ
Ｕ１０に割込み信号ＳIを表明する。ＣＰＵ１０への割
込みとして割込み信号ＳIを用いると、プロセッサは多
重タスク可能となる。プロセッサは、割込みが表明され
るとバッファ４４アンロード作業を行い、それ以外の時
には他のプログラムされたタスクを実行する。
【００３０】アレイレジスタ４９へのアクセスは、アレ
イレジスタコマンドバス５８によって制御される。デー
タは、システムデータバス１５により交換される。レジ
スタ４９の内容は、画像形成アレイ２１において用いら
れる行及び列の数を画定する。この情報は、行境界信号
ＢR及び列境界信号ＢCによって、アレイアドレスジェネ
レータ２２に通信される。
イレジスタコマンドバス５８によって制御される。デー
タは、システムデータバス１５により交換される。レジ
スタ４９の内容は、画像形成アレイ２１において用いら
れる行及び列の数を画定する。この情報は、行境界信号
ＢR及び列境界信号ＢCによって、アレイアドレスジェネ
レータ２２に通信される。
【００３１】上記のインタフェース１３は、その記憶容
量の限界に近い量のデータを有すると、割込み信号ＳI
を介してＣＰＵ１０に信号を送信する。するとＣＰＵ
は、そのデータをシステムバス１５上にダウンロードさ
せることによって応答する。ＣＰＵにとって重要なこと
は、画像形成アレイ２１がデータを生成することができ
る速さよりも速く、インタフェースに応答することであ
る。さらに、ＣＰＵ１０が割込み信号ＳIに対して応答
するのに必要とする時間の間、データはバッファ４４に
記憶されているので、ＦＩＦＯバッファ４４のサイズ
は、ＣＰＵ１０の待ち時間によっても決まる。ＣＰＵ１
０が割込みに対して応答しダウンロードされたデータを
受け入れることができる速さが速いほど、バッファ４４
を小さくすることができ、画像形成アレイ２１と共に１
つのダイ上に集積する場合に必要とされる空間が小さく
なる。しかし、実時間制御アプリケーションにおいて
は、インタフェース１３とＣＰＵ１０とを調和させて、
画像形成アレイ２１によって走査された全フレームから
のデータが適切且つ完全にＣＰＵ１０に転送されるよう
にすることが重要である。全フレームを取得する必要の
ないカメラタイプのアプリケーションにおいては、この
条件はいくらか緩和されるであろう。
量の限界に近い量のデータを有すると、割込み信号ＳI
を介してＣＰＵ１０に信号を送信する。するとＣＰＵ
は、そのデータをシステムバス１５上にダウンロードさ
せることによって応答する。ＣＰＵにとって重要なこと
は、画像形成アレイ２１がデータを生成することができ
る速さよりも速く、インタフェースに応答することであ
る。さらに、ＣＰＵ１０が割込み信号ＳIに対して応答
するのに必要とする時間の間、データはバッファ４４に
記憶されているので、ＦＩＦＯバッファ４４のサイズ
は、ＣＰＵ１０の待ち時間によっても決まる。ＣＰＵ１
０が割込みに対して応答しダウンロードされたデータを
受け入れることができる速さが速いほど、バッファ４４
を小さくすることができ、画像形成アレイ２１と共に１
つのダイ上に集積する場合に必要とされる空間が小さく
なる。しかし、実時間制御アプリケーションにおいて
は、インタフェース１３とＣＰＵ１０とを調和させて、
画像形成アレイ２１によって走査された全フレームから
のデータが適切且つ完全にＣＰＵ１０に転送されるよう
にすることが重要である。全フレームを取得する必要の
ないカメラタイプのアプリケーションにおいては、この
条件はいくらか緩和されるであろう。
【００３２】図６に示されているような本発明のさらな
る実施の形態においては、インタフェース７３は、バス
仲裁ユニット６１を介して、ＣＰＵ１０及び他のシステ
ム構成要素と対話する。この場合インタフェース７３
は、割込み信号ＳIをＣＰＵ１０に送信するのではな
く、バス要求信号ＳBRをバス仲裁ユニット６１に送信
し、データをダウンロードするのにバス１５が使用可能
である場合には、仲裁承認信号ＳAAを受信する。図６に
示されているように、その他のユニット、つまりＣＰＵ
１０及びシステムにおける構成要素１１は、各自の仲裁
要求ライン６２及び仲裁承認ライン６３を有する。バス
仲裁ユニット６１は、バス１５に対する要求を全て受信
し、現在のバスマスタとして承認される１つのユニット
を選択する。
る実施の形態においては、インタフェース７３は、バス
仲裁ユニット６１を介して、ＣＰＵ１０及び他のシステ
ム構成要素と対話する。この場合インタフェース７３
は、割込み信号ＳIをＣＰＵ１０に送信するのではな
く、バス要求信号ＳBRをバス仲裁ユニット６１に送信
し、データをダウンロードするのにバス１５が使用可能
である場合には、仲裁承認信号ＳAAを受信する。図６に
示されているように、その他のユニット、つまりＣＰＵ
１０及びシステムにおける構成要素１１は、各自の仲裁
要求ライン６２及び仲裁承認ライン６３を有する。バス
仲裁ユニット６１は、バス１５に対する要求を全て受信
し、現在のバスマスタとして承認される１つのユニット
を選択する。
【００３３】インタフェース７３をバス仲裁システムと
適合させるのに必要とされる、インタフェース７３にお
いて必要な構成要素が図７に示されている。バス要求ジ
ェネレータ６４は、図２に示された割込みジェネレータ
４８と同様に機能する。バス要求信号ＳBRが、割込みＳ
Iと同様に生成される。ＳC≧ＳLであり、且つバス要求
可能信号ＳBEが有効である場合には、ジェネレータ６４
は、バス仲裁ユニット６１にバス要求信号ＳBRを表明す
る。
適合させるのに必要とされる、インタフェース７３にお
いて必要な構成要素が図７に示されている。バス要求ジ
ェネレータ６４は、図２に示された割込みジェネレータ
４８と同様に機能する。バス要求信号ＳBRが、割込みＳ
Iと同様に生成される。ＳC≧ＳLであり、且つバス要求
可能信号ＳBEが有効である場合には、ジェネレータ６４
は、バス仲裁ユニット６１にバス要求信号ＳBRを表明す
る。
【００３４】仲裁承認信号ＳAAは、インタフェース７３
がバス１５のコマンドを表明してもよい、ということを
インタフェース７３に通知する。仲裁承認信号ＳAAは、
チップコマンドデコーダ４５及びバスコマンドユニット
６５に送信される。仲裁承認信号ＳAAは、インタフェー
スがバス１５を制御する間、コマンドデコーダ４５を非
活動化する。仲裁承認信号ＳAAを受信すると、バスコマ
ンドユニット６５は、要求出力アドレス信号ＳARを介し
て出力アドレスユニット６６を活動化し、出力アドレス
信号ＳANにおける次のアドレスを出力アドレスユニット
６６から受信する。このアドレスは、システムアドレス
及び制御ライン１６上に送り出される。同時に、バスコ
マンドユニット６５は、ＦＩＦＯ読取り制御４７ライン
６７上に必要な読取り若しくは書込み信号を表明する。
がバス１５のコマンドを表明してもよい、ということを
インタフェース７３に通知する。仲裁承認信号ＳAAは、
チップコマンドデコーダ４５及びバスコマンドユニット
６５に送信される。仲裁承認信号ＳAAは、インタフェー
スがバス１５を制御する間、コマンドデコーダ４５を非
活動化する。仲裁承認信号ＳAAを受信すると、バスコマ
ンドユニット６５は、要求出力アドレス信号ＳARを介し
て出力アドレスユニット６６を活動化し、出力アドレス
信号ＳANにおける次のアドレスを出力アドレスユニット
６６から受信する。このアドレスは、システムアドレス
及び制御ライン１６上に送り出される。同時に、バスコ
マンドユニット６５は、ＦＩＦＯ読取り制御４７ライン
６７上に必要な読取り若しくは書込み信号を表明する。
【００３５】このアドレスは、ＣＰＵ１０における位置
を表してもよいが、この構造の１つの利点は、このアド
レスを、例えばメモリのようなシステム構成要素１１の
１つにおける位置に対応させることによって、ＣＰＵ１
０が転送を行うのを妨げることなく、このデータをＣＰ
Ｕ１０によって処理するために、データをシステムに記
憶するようにしてもよい、という点である。出力アドレ
スユニット６６は、このアドレスを記録且つ更新するた
めに、レジスタ及び増分回路を備える。出力アドレスユ
ニット６６におけるアドレスは、コマンドデコーダ４５
を介するシステム制御及びアドレスバス１６上における
ＣＰＵ１０からの信号の制御下において、バス１５を介
してアドレスレジスタに転送される。
を表してもよいが、この構造の１つの利点は、このアド
レスを、例えばメモリのようなシステム構成要素１１の
１つにおける位置に対応させることによって、ＣＰＵ１
０が転送を行うのを妨げることなく、このデータをＣＰ
Ｕ１０によって処理するために、データをシステムに記
憶するようにしてもよい、という点である。出力アドレ
スユニット６６は、このアドレスを記録且つ更新するた
めに、レジスタ及び増分回路を備える。出力アドレスユ
ニット６６におけるアドレスは、コマンドデコーダ４５
を介するシステム制御及びアドレスバス１６上における
ＣＰＵ１０からの信号の制御下において、バス１５を介
してアドレスレジスタに転送される。
【００３６】前述したように、画像形成アレイセンサ１
２とインタフェースとは、１つのダイ上に集積してもよ
い。しかし、さらに、バス仲裁ユニット６１を同一のダ
イ上に集積してもよく、そうすると、ライン６２におけ
るバス仲裁要求信号及びライン６３におけるバス仲裁承
認信号は、集積ユニットの外部信号となる。
２とインタフェースとは、１つのダイ上に集積してもよ
い。しかし、さらに、バス仲裁ユニット６１を同一のダ
イ上に集積してもよく、そうすると、ライン６２におけ
るバス仲裁要求信号及びライン６３におけるバス仲裁承
認信号は、集積ユニットの外部信号となる。
【００３７】本発明のさらなる実施の形態において、イ
ンタフェース８３におけるメモリは、図８に示されてい
るようなアドレス可能メモリ８１であってもよい。画像
形成アレイ２１からメモリ８１に書き込みをするため
に、行クロックＣRは行アドレスとしての機能を果た
し、また、フレームクロックＣFは列アドレスとしての
機能を果たす。ビデオシステムクロックＣPは、書込み
クロックとしての機能を果たす。従って、メモリ８１
は、画像形成アレイ２１と同じ速度で、また、画像形成
アレイ２１と同じアレイ順序で、画像形成アレイ出力Ｄ
Aを記録する。
ンタフェース８３におけるメモリは、図８に示されてい
るようなアドレス可能メモリ８１であってもよい。画像
形成アレイ２１からメモリ８１に書き込みをするため
に、行クロックＣRは行アドレスとしての機能を果た
し、また、フレームクロックＣFは列アドレスとしての
機能を果たす。ビデオシステムクロックＣPは、書込み
クロックとしての機能を果たす。従って、メモリ８１
は、画像形成アレイ２１と同じ速度で、また、画像形成
アレイ２１と同じアレイ順序で、画像形成アレイ出力Ｄ
Aを記録する。
【００３８】読み取りのために、読取り制御信号Ｓ
Rは、必要なアドレス情報、バス幅情報、及び読取り制
御タイミングを提供する。メモリ読取り制御８２は、メ
モリ構成レジスタ８４から出力バス幅信号ＳBWを介し
て、また、コマンドデコーダ４５から読取り可能及び読
取りアドレスバス１６並びにライン８５を介して、これ
らの情報を得る。メモリ構成レジスタ８４は、ＦＩＦＯ
構成レジスタ４６と同一のものである。このメモリ８１
も、カウンタ５４と同種の増分／減分カウンタを備え
て、割込みジェネレータ４８とインタフェースする。さ
らに、このインタフェース８３は、図７に関して述べた
ようにインタフェース７３を適応させたのと同様に、バ
ス仲裁ユニット６１と共に使用できるようにしてもよ
い。
Rは、必要なアドレス情報、バス幅情報、及び読取り制
御タイミングを提供する。メモリ読取り制御８２は、メ
モリ構成レジスタ８４から出力バス幅信号ＳBWを介し
て、また、コマンドデコーダ４５から読取り可能及び読
取りアドレスバス１６並びにライン８５を介して、これ
らの情報を得る。メモリ構成レジスタ８４は、ＦＩＦＯ
構成レジスタ４６と同一のものである。このメモリ８１
も、カウンタ５４と同種の増分／減分カウンタを備え
て、割込みジェネレータ４８とインタフェースする。さ
らに、このインタフェース８３は、図７に関して述べた
ようにインタフェース７３を適応させたのと同様に、バ
ス仲裁ユニット６１と共に使用できるようにしてもよ
い。
【００３９】インタフェース８３においてアドレス可能
メモリ８１を用いても、ＦＩＦＯメモリを小型化、単純
化、及び低コスト化させることはないが、メモリがアド
レス可能であるということによって、通常、メモリ８１
は、走査毎にリフレッシュされる１つのフレームを保持
するのに対し、ＣＰＵが、処理する各フレームの一部又
はパターンを選択することができる。
メモリ８１を用いても、ＦＩＦＯメモリを小型化、単純
化、及び低コスト化させることはないが、メモリがアド
レス可能であるということによって、通常、メモリ８１
は、走査毎にリフレッシュされる１つのフレームを保持
するのに対し、ＣＰＵが、処理する各フレームの一部又
はパターンを選択することができる。
【００４０】本発明を、現在最も実用的且つ好適である
と考えられる実施の形態に応じて説明してきたが、本発
明は、この開示された実施の形態に限定されない、とい
うことは理解されなければならない。特許請求の範囲に
定義された本発明の趣旨及び範囲から逸脱しなければ、
様々な改造物並びに同等な構造及び機能を生成してもよ
い、ということは通常の当業者には理解されるであろ
う。従って、このような改造物並びに同等な構造及び機
能を全て含むように、特許請求の範囲に定義された発明
を、考えられ得る最も広い解釈としなければならない。
と考えられる実施の形態に応じて説明してきたが、本発
明は、この開示された実施の形態に限定されない、とい
うことは理解されなければならない。特許請求の範囲に
定義された本発明の趣旨及び範囲から逸脱しなければ、
様々な改造物並びに同等な構造及び機能を生成してもよ
い、ということは通常の当業者には理解されるであろ
う。従って、このような改造物並びに同等な構造及び機
能を全て含むように、特許請求の範囲に定義された発明
を、考えられ得る最も広い解釈としなければならない。
【図１】画像形成アレイセンサを用いるコンピュータシ
ステムのブロック図である。
ステムのブロック図である。
【図２】本発明のインタフェースを備える画像形成アレ
イセンサのブロック図である。
イセンサのブロック図である。
【図３】ピクセル画像形成アレイ及びアクセスのブロッ
ク図である。
ク図である。
【図４】ビデオクロック及びアレイアドレスジェネレー
タのブロック図である。
タのブロック図である。
【図５】ＦＩＦＯバッファのブロック図である。
【図６】画像形成アレイセンサを用いるバス仲裁を備え
たコンピュータシステムのブロック図である。
たコンピュータシステムのブロック図である。
【図７】バス仲裁回路を有するインタフェースを備え
た、画像形成アレイセンサのブロック図である。
た、画像形成アレイセンサのブロック図である。
【図８】アドレス可能メモリを有するインタフェースを
備えた、画像形成アレイセンサのブロック図である。
備えた、画像形成アレイセンサのブロック図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年５月１４日（２００１．５．１
４）
４）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
Claims (30)
- 【請求項１】 画像形成アレイを有する画像センサとク
ロックジェネレータとからデータを受信して、プロセッ
サシステムへ転送するインタフェースであって、 画像形成アレイデータ及びクロック信号を、該クロック
信号により決定された速度で記憶するメモリ手段と、 該メモリ手段におけるデータの量に応答して、前記プロ
セッサシステムへ伝送するための信号を生成する信号ジ
ェネレータ手段と、 前記プロセッサシステムにより決定された速度で、前記
メモリ手段からのデータの転送を制御する回路手段と、 を備える前記インタフェース。 - 【請求項２】 前記メモリ手段が、先入れ先出し（ＦＩ
ＦＯ）バッファである請求項１に記載のインタフェー
ス。 - 【請求項３】 前記信号ジェネレータ手段が、前記プロ
セッサシステムへ伝送するための割込み信号を生成する
請求項２に記載のインタフェース。 - 【請求項４】 データの転送を制御する前記回路手段
が、 前記プロセッサシステムからアドレス及びコマンド信号
を受信するコマンドデコーダ手段と、 前記ＦＩＦＯバッファに対する構成データを記憶する構
成レジスタ手段と、 前記ＦＩＦＯバッファの読出しを制御する読取り制御手
段と、 を備える請求項３に記載のインタフェース。 - 【請求項５】 前記インタフェースが、前記画像形成ア
レイデータの大きさを決定するアレイレジスタ手段をさ
らに備える請求項４に記載のインタフェース。 - 【請求項６】 前記信号ジェネレータ手段が、前記プロ
セッサシステムのバス仲裁ユニットへ伝送するためのバ
ス要求信号を生成する請求項２に記載のインタフェー
ス。 - 【請求項７】 データの転送を制御する前記回路手段
が、 前記プロセッサシステムからアドレス及びコマンド信号
を受信するコマンドデコーダ手段と、 前記ＦＩＦＯバッファに対する構成データを記憶する構
成レジスタ手段と、 前記ＦＩＦＯバッファの読出しを制御する読取り制御手
段と、 システムバスの制御を受信し、バッファ手段からのデー
タ読出しに対するアドレスを送信するバスコマンドユニ
ット手段と、 をさらに備える請求項６に記載のインタフェース。 - 【請求項８】 前記メモリ手段が、アドレス可能メモリ
である請求項１に記載のインタフェース。 - 【請求項９】 前記信号ジェネレータ手段が、前記プロ
セッサシステムへ伝送するための割込み信号を生成する
請求項８に記載のインタフェース。 - 【請求項１０】 データの転送を制御する前記回路手段
が、 前記プロセッサシステムからアドレス及びコマンド信号
を受信するコマンドデコーダ手段と、 前記アドレス可能メモリに対する構成データを記憶する
構成レジスタ手段と、 前記アドレス可能メモリの読出しを制御する読取り制御
手段と、 を備える請求項９に記載のインタフェース。 - 【請求項１１】 前記インタフェースが、前記画像形成
アレイデータの大きさを決定するアレイレジスタ手段を
さらに備える請求項１０に記載のインタフェース。 - 【請求項１２】 前記信号ジェネレータ手段が、前記プ
ロセッサシステムのバス仲裁ユニットへ伝送するための
バス要求信号を生成する請求項８に記載のインタフェー
ス。 - 【請求項１３】 データの転送を制御する前記回路手段
が、 前記プロセッサシステムからアドレス及びコマンド信号
を受信するコマンドデコーダ手段と、 前記アドレス可能メモリに対する構成データを記憶する
構成レジスタ手段と、 前記アドレス可能メモリの読出しを制御する読取り制御
手段と、 システムバスの制御を受信し、前記アドレス可能メモリ
からのデータ読出しに対するアドレスを送信するバスコ
マンドユニット手段と、 をさらに備える請求項１２に記載のインタフェース。 - 【請求項１４】 前記インタフェースが、前記画像形成
アレイデータの大きさを決定するアレイレジスタ手段を
さらに備える請求項１３に記載のインタフェース。 - 【請求項１５】 データバスを有する電子処理システム
と共に用いるための、集積された半導体画像形成回路で
あって、 感知ピクセルのアレイとアレイアドレスジェネレータと
が１つのダイ上に集積された画像形成アレイセンサと、 前記ダイ上に集積されて、前記画像形成アレイセンサに
より決定されたように前記画像形成アレイセンサからデ
ータを受信し、且つ、前記電子処理システムにより決定
されたように前記電子処理システムへデータを転送する
ように構成されたインタフェース手段と、 を備える前記集積された半導体画像形成回路。 - 【請求項１６】 前記インタフェース手段が、 画像形成アレイデータ及びアドレス信号を、前記画像形
成アレイセンサにより決定された速度で記憶するメモリ
手段と、 前記電子処理システムにより決定された速度で、前記メ
モリ手段から前記データバスへのデータの転送を制御す
る回路手段と、 を備える請求項１５に記載の集積された半導体画像形成
回路。 - 【請求項１７】 前記メモリ手段が、先入れ先出し（Ｆ
ＩＦＯ）バッファを含む請求項１６に記載の集積された
半導体画像形成回路。 - 【請求項１８】 データの転送を制御する前記回路手段
に接続されたバス仲裁手段をさらに備える、請求項１７
に記載の集積された半導体画像形成回路。 - 【請求項１９】 前記ダイ上に集積され、且つ、データ
の転送を制御する前記回路手段に接続されたバス仲裁手
段をさらに備える、請求項１７に記載の集積された半導
体画像形成回路。 - 【請求項２０】 前記メモリ手段が、アドレス可能メモ
リを含む請求項１６に記載の集積された半導体画像形成
回路。 - 【請求項２１】 データの転送を制御する前記回路手段
に接続されたバス仲裁手段をさらに備える、請求項２０
に記載の集積された半導体画像形成回路。 - 【請求項２２】 前記ダイ上に集積され、且つ、データ
の転送を制御する前記回路手段に接続されたバス仲裁手
段をさらに備える、請求項２０に記載の集積された半導
体画像形成回路。 - 【請求項２３】 データバスを有する電子処理システム
と共に用いるための、集積された半導体画像形成回路で
あって、 感知ピクセルの画像形成アレイと、 入力ポートにおいて受信されたデータを記憶し、出力ポ
ートを介して前記データバスへデータを出力するバッフ
ァ手段と、 選択されたピクセルから前記バッファの入力ポートへデ
ータを転送する手段と、 前記バッファ手段におけるデータの量を決定する手段
と、 前記バッファ手段におけるデータの量が所定レベルに達
すると、前記電子処理システムに警告を発する手段と、 前記電子処理システムに応答して、前記バッファ手段の
出力ポートを介して行われる記憶されたデータの転送を
制御するように構成された手段と、 を備える前記集積された半導体画像形成回路。 - 【請求項２４】 データバス及びシステムアドレス／制
御バスを有する電子処理システムと共に用いるための、
集積された半導体画像形成回路であって、感知ピクセル
の画像形成アレイと、 入力ポートにおいて受信されたデータを記憶し、出力ポ
ートを介して前記データバスへデータを出力するバッフ
ァ手段と、 選択されたピクセルから前記バッファの入力ポートへデ
ータを転送する手段と、 前記バッファ手段におけるデータの量を決定する手段
と、 前記バッファ手段におけるデータの量が所定レベルに達
すると、前記データバスの制御を探索する手段と、 前記データバスの可用性に応答して、前記バッファ手段
の出力ポートを介して行われる記憶されたデータの転送
を制御するように構成された手段と、 を備える前記集積された半導体画像形成回路。 - 【請求項２５】 データバス制御要求を受信し、要求に
応答してデータバス制御を送信するバス仲裁ユニット手
段を備える請求項２４に記載の集積された半導体画像形
成回路。 - 【請求項２６】 前記データバスの可用性に応答する前
記手段が、 行先アドレスを記憶し且つ増分する手段と、 前記行先アドレスを表明し、前記システムアドレス／制
御バス上に制御を書き込む手段と、 を備える請求項２５に記載の集積された半導体画像形成
回路。 - 【請求項２７】 データバスを有する電子処理システム
と共に用いるための、集積された半導体画像形成回路で
あって、 感知ピクセルの画像形成アレイと、 行及び列において配列された複数のメモリセルを有して
おり、入力ポートにおいて受信されたデータを記憶し、
出力ポートを介して前記データバスへデータを出力する
メモリ手段と、 選択されたピクセルから、前記メモリ手段の入力ポート
を介して、選択されたメモリセルへデータを転送する手
段と、 前記メモリ手段におけるデータの量を決定する手段と、 前記メモリ手段におけるデータの量が所定レベルに達す
ると、前記電子処理システムに警告を発する手段と、 前記電子処理システムに応答して、前記メモリ手段の出
力ポートを介して行われる記憶されたデータの転送を制
御するように構成された手段と、 を備える前記集積された半導体画像形成回路。 - 【請求項２８】 データバス及びシステムアドレス／制
御バスを有する電子処理システムと共に用いるための、
集積された半導体画像形成回路であって、 感知ピクセルの画像形成アレイと、 行及び列において配列された複数のメモリセルを有して
おり、入力ポートにおいて受信されたデータを記憶し、
出力ポートを介して前記データバスへデータを出力する
メモリ手段と、 選択されたピクセルから、前記メモリの入力ポートを介
して、選択されたメモリセルへデータを転送する手段
と、 前記メモリ手段におけるデータの量を決定する手段と、 前記メモリ手段におけるデータの量が所定レベルに達す
ると、前記データバスの制御を探索する手段と、 前記データバスの可用性に応答して、前記メモリ手段の
出力ポートを介して行われる記憶されたデータの転送を
制御するように構成された手段と、 を備える前記集積された半導体画像形成回路。 - 【請求項２９】 データバス制御要求を受信し、要求に
応答してデータバス制御を送信するバス仲裁ユニット手
段を備える請求項２４に記載の集積された半導体画像形
成回路。 - 【請求項３０】 前記データバスの可用性に応答する前
記手段が、 行先アドレスを記憶し且つ増分する手段と、 前記行先アドレスを表明し、前記システムアドレス／制
御バス上に制御を書き込む手段と、 を備える請求項２５に記載の集積された半導体画像形成
回路。
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