KR0123239B1 - 선입선출방식(fifo) 메모리 - Google Patents

선입선출방식(fifo) 메모리

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KR0123239B1 KR1019940016143A KR19940016143A KR0123239B1 KR 0123239 B1 KR0123239 B1 KR 0123239B1 KR 1019940016143 A KR1019940016143 A KR 1019940016143A KR 19940016143 A KR19940016143 A KR 19940016143A KR 0123239 B1 KR0123239 B1 KR 0123239B1
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Abstract

본 발명은 선입선출방식 메모리에 관한 것으로, 특히 구성의 난이함을 갖고 있는 기존의 선입선출방식의 제어부와 어드레스 디코더에 카운터와 비교기를 사용하지 않고 듀얼(Dual) 포트를 갖으며 실질적인 데이타가 저장되는 코어메모리(12)와, 읽기/쓰기 클럭신호에 따라 읽기/쓰기할 코어메모리(12)의 어드레스를 출력하는 어드레스 디코더(13,14)와, 선입선출방식(FIFO) 메모리가 읽기상태인지 쓰기상태인지를 외부로 알리는 상태검출부(15)로 선입선출방식 메모리를 구성함에 따라 속도가 빠르고 작은 면적으로 구성이 가능하다.

Description

선입선출방식(FIFO) 메모리
제1도는 일반적인 선입선출방식 메모리 및 읽기/쓰기 클럭 신호를 나타낸 설명도.
제2도는 제1도 선입선출방식 메모리의 구성도.
제3도는 제2도 제어부의 구성도.
제4도는 본 발명에 의한 선입선출방식 메모리의 구성도.
제5도는 제4도 어드레스 디코더의 상세회로도.
제6도는 제4도 상태검출부의 상세회로도.
제7도는 제6도 위상검출부의 상세회로도.
제8도는 제7도의 타이밍도.
제9도는 제6도 증가기의 상세회로도.
제10도는 제6도 감소기의 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
12 : 코어메모리 13, 14 : 어드레스 디코더
15 : 상태검출부 16 : 증가기
18 : 멀티플렉서 21 : 감소기
23 : 위상검출기 17, 22, 24, 25, FF : 플립플롭
본 발명은 선입선출방식(FIFO) 메모리에 관한 것으로, 특히 속도가 빠르고 작은 면적으로 구성이 가능한 선입선출방식 메모리에 관한 것이다.
일반적으로, 데이타율이 다른 시스템간에는 일측 데이타버스의 작업이 종료될때까지 다른 데이타버스는 대기하여야 한다는 인터페이스상의 문제점이 존재한다.
따라서, 상기와 같은 대기상태로 발생하는 시간의 낭비를 제거하기 위하여 일반적으로 시스템간의 완충역할을 하는 선입선출방식(FIFO : First-In-First-Out) 메모리를 사용한다.
제1도는 일반적으로 선입선출방식(FIFO) 메모리와 클럭과의 관계를 나타낸 것으로, 순차적으로 데이타를 저장하고 순차적으로 데이타를 읽어내는 기능을 가진 선입선출방식(FIFO) 메모리는 듀얼(Dual)포트를 갖고 있어 하나의 시스템 클럭 동안 읽기/쓰기를 동시에 수행한다.
상기와 같은 특성으로 인해 선입선출방식(FIFO) 메모리는 시스템간의 인터페이스 뿐만 아니라 칩(Chip) 내부의 데이타율이 서로 다른 블럭간의 인터페이스, 직렬 데이타를 병렬 데이타로 변환하는 경우, 및 병렬 데이타를 직렬 데이타로 변환하는 경우등의 광범위한 분야에 다양하게 사용되고 있다.
제2도는 상기와 같은 일반적인 선입선출방식(FIFO) 메모리의 구성을 나타낸 것으로, 듀얼(Dual)포트를 가지며 실질적인 데이타가 저장되는 코어메모리(1)와, 읽기/쓰기할 상기 코어메모리(1)의 위치를 알려주는 카운터(5,6), 선입선출방식(FIFO) 메모리가 읽기가능상태인지 쓰기가능상태인지를 외부로 알리는 플래그부(7)를 포함하는 제어부(4)로 구성되어 있다.
그리고, 상기 코어 메모리(1)로는 주로 레지스터와 SRAM이 사용되며, 상기 플래그부(7)가 충만플래그(Full Flag)를 출력하면 선입선출방식(FIFO) 메모리에 더 이상 데이타를 저장할 공간이 없음을 나타내고, 공동플래그(Empty Flag)를 출력하면 선입선출방식(FIFO) 메모리에 저장된 데이타가 없음을 나타낸다.
제3도는 제2도 제어부(4)의 구성을 좀더 구체적으로 나타낸 것으로, 읽기/쓰기할 코어메모리(1)의 위치를 알려주는 어드레스 카운터(5,6), 상기 어드레스 카운터(5,6)의 데이타를 일시 저장하는 어드레스 레지스터(8,9), 상기 어드레스카운터(5,6)의 출력데이타 어드레스 레지스터(8,9)의 출력데이타를 비교하여 선입선출방식(FIFO) 메모리의 상태를 외부로 알리는 비교기(10,11)로 구성되어 있다.
그러나, 상기와 같은 종래의 선입선출방식(FIFO) 메모리는 어드레스 카운터, 어드레스레지스터 및 비교기를 사용하여 구성됨에 따라 크기가 크고 동작속도가 느리며, 특히 어드레스가 많은 선입선출방식(FIFO) 메모리를 구성하는 경우에는 제어부의 복잡도 증가로 인하여 동작속도의 감소 및 면적의 증가등의 문제가 급격하게 나타난다는 문제점이 있었다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 구성상의 어려움을 갖고 있는 어드레스 카운터, 어드레스 레지스터 및 비교기를 사용하지 않고 간단한 로직만으로 제어부를 구성하므로서 속도가 빠르고 작은 면적으로 구성이 가능한 선입선출방식의 메모리를 제공하는 것을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 듀얼(Dual)포트를 가지며 실질적인 데이타가 저장되는 코어메모리와, 읽기/쓰기 클럭신호에 따라 읽기/쓰기할 상기 코어메모리의 어드레스를 출력하는 어드레스디코더, 및 클리어신호에 의해 클리어되며 읽기/쓰기 클럭신호에 따라 입력신호를 출력단으로 출력하는 제1, 제2플립플롭, 상기 제1, 제2플립플롭의 출력신호를 인가받아 일측 신호를 선택적으로 출력하는 멀티플렉서, 상기 읽기/쓰기 클럭신호를 인가받아 상기 멀티플렉서의 동작을 제어하는 선택제어신호를 출력하는 위상검출과, 상기 멀티플렉서의 출력신호를 앤드조합하여 충만플래그(full flag)신호를 출력하는 앤드게이트, 상기 멀티플렉서의 출력을 노아조합하여 공동플래그(empty flag)신호를 출력하는 노아게이트, 상기 멀티플렉서의 출력을 입력받아 1증가시켜 상기 제1플립플롭의 입력단에 인가하는 증가기, 및 상기 멀티플렉서의 출력을 인가받아 1감소시켜 상기 제2플립플롭의 입력단에 인가하는 감소기를 포함하는 상태검출기를 구비하는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제4도는 본 발명의 실시예를 나타낸 것으로 본 발명은, 듀얼(Dual)포트를 가지며 실질적인 데이타가 저장되는 코어메모리(12)와, 읽기/쓰기 클럭신호에 따라 읽기/쓰기할 코어메모리(12)의 어드레스를 출력하는 어드레스 디코더(13,14), 및 선입선출방식(FIFO) 메모리가 읽기 가능한 상태인지 쓰기가능상태인지를 외부로 알리는 상태검출부(15)로 구성되어 있다.
상기 어드레스 디코더(13,14)는 제5도에 도시된 바와 같이, 클리어신호에 의해 프리세트 또는 클리어되며 읽기/쓰기 클럭신호에 따라 입력신호를 출력단으로 출력하는 토큰링 형태의 다수의 플립플롭(FF)으로 구성되어 있다.
한편, 상기 상태검출부(15)는 제6도에 도시된 바와 같이 클리어신호에 의해 클리어되며 읽기/쓰기 클럭신호에 따라 입력신호를 출력단으로 출력하는 플립플롭(17,22)과, 상기 플립플롭(17,22)의 출력신호를 인가받아 일측신호를 선택적으로 출력하는 멀티플렉서(18)와, 상기 읽기/쓰기 클럭신호를 인가받아 상기 멀티플렉서(18)의 동작을 제어하는 선택제어신호를 출력하는 위상검출기(23)와, 상기 멀티플렉서(18)의 출력신호를 앤드조합하여 충만플래그(full flag)신호를 출력하는 앤드게이트(19)와, 상기 멀티플렉서(18)의 출력신호를 노아조합하여 공동플래그(empty flag)신호를 출력하는 노아게이트(20)와, 상기 멀티플렉서(18)의 출력신호를 인가받아 1증가시켜 상기 플립플롭(17)에 인가하는 증가기(16), 및 상기 멀티플렉서(18)의 출력신호를 인가받아 1감소시켜 플립플롭(21)에 인가하는 감소기(21)로 구성되어 있다.
그리고, 상기 위상검출부(23)는 제7도에 도시된 바와 같이 읽기/쓰기 클럭신호에 따라 하이 또는 로우신호를 출력하는 플립플롭(24,25)과, 상기 플립플롭(24,25)의 출력신호와 클리어신호를 앤드조합하여 상기 플립플롭(24)의 클리어 단자(CLR)로 인가하는 앤드게이트(27)와, 상기 플립플롭(24,25)의 출력신호와 클리어신호를 앤드조합하여 상기 플립플롭(25)의 프리세트단자(PRE)로 인가하는 앤드게이트(26)로 구성되어 있다.
상기 플립플롭(24)의 출력신호는 멀티플렉서(18)의 선택제어신호로 사용된다.
또한, 상기 증가기(16)는 제9도에 도시된 바와 같이 최하위비트(b0)를 반전시키는 반전기(31)와, 상기 최하위 비트(b0)와 전원전압(VDD)을 낸드조합하는 낸드게이트(28)와, 상기 낸드게이트(28)의 출력신호와 상위비트(b1)를 배타적 논리합하여 반전시키는 X-NOR(32)과, 상기 상위비트(b1)와 최하위비트(b0) 및 전원전압(VDD)을 낸드조합하는 낸드게이트(29)와, 상기 낸드게이트(29)의 출력신호와 상위비트(b2)를 배타적 논리합하여 반전시키는 X-NOR(33)과, 하위 비트(b0,b1,b2) 및 전원전압(VDD)을 낸드조합하는 낸드게이트(30), 및 상기 낸드게이트(30)의 출력신호와 최상위비트(b3)를 배타적 논리합하여 반전시키는 X-NOR(34)로 구성되어 있다.
그리고, 상기 감소기(21)는 제10도에 도시된 바와 같이 최하위비트(b0)를 반전시키는 반전기(38)와, 상기 최하위비트(b0)와 전원전압(VDD)를 낸드조합하는 낸드게이트(35)와, 상기 낸드게이트(35)의 출력신호와 상위비트(b1)를 배타적 논리합하는 XOR(39)과, 상기 상위비트(b1)와 최하위비트(b0) 및 전원전압(VDD)을 낸드조합하는 낸드게이트(36)와, 상기 낸드게이트(36)의 출력신호와 상위비트(b2)를 배타적 논리합하는 XOR(40)과, 하위비트(b0,b1,b2) 및 전원전압(VDD)을 낸드조합하는 낸드게이트(37), 및 상기 낸드게이트(37)의 출력신호와 최상위비트(b3)를 배타적 논리합하는 XOR(41)로 구성되어 있다.
다음에는 상기와 같은 구성을 갖는 본 발명의 작용 및 효과를 상세히 설명한다.
제8도는 본 발명에서 사용되는 신호의 타이밍도이다.
먼저, 선입선출방식(FIFO) 메모리에 클리어신호(Clear)가 인가되면 프리세트단자(PRE)를 갖는 제5도의 플립플롭(FF1)과 제7도의 플립플롭(25)은 프리세트되어 1의 값을 갖고, 클리어단자(CLR)를 갖는 플립플롭(24)(FF2~FFn)은 클리어되어 0의 값을 갖는다.
따라서, 클리어신호가 인가된 후 제5도의 어드레스 디코더(13,14)가 가리키는 주소는 0번지가 되고, 제6도의 상태검출부(15)는 충만플래그(full flag)는 0을 출력하여 쓰기가 가능함을 나타내며, 공동플래그(empty flag) 1을 출력하여 읽을 데이타가 없음을 나타낸다. 즉, 클리어신호에 의해 초기의 선입선출방식(FIFO) 메모리의 상태가 외부로 알려지게 된다.
상기와 같은 초기상태에서 외부의 시스템들은 선입선출방식(FIFO) 메모리에 데이타를 저장하기 위해 쓰기(Write)클럭을 인가할 수 있다.
쓰기클럭이 인가되면 데이타는 상승에지(rising edge)에서 어드레스 디코더(13)가 지정하는 0번지에 저장되고, 하강에지(falling edge)에서 제5도의 토큰(Token)이 1번지로 이동된다.
한편, 상태검출부(15)는 쓰기클럭이 인가됨에 따라 멀티플렉서(18)의 출력 0을 증가기(Increment)로 귀환하여 1증가시킨 1을 멀티플렉서(18)를 통해 출력한다.
상기 멀티플렉서(18)의 출력은 앤드게이트(19)에 의해 앤드조합되어 충만플래그(full flag)가 0이 됨에 따라 쓰기가 가능함을 외부로 알리고, 노아게이트(20)에 의해 공동플래그(empty flag)는 0이 됨에 따라 읽기가 가능함을 외부로 알린다.
이때, 상기 멀티플렉서(18)의 선택제어신호(SEL)는 읽기/쓰기 클럭신호에 따라 위상검출부(23)에서 생성되어 증가기(16)에 의해 증가된 값과 감소기(21)에 의해 감소된 값중 일측 데이타를 선택하는 역할을 수행한다. 즉, 선택제어신호(SEL)가 1이면 쓰기클럭에 의해서 생성된 증가된 값을 선택하여 출력하고, 선택제어신호(SEL)가 0이면 읽기클럭에 의해 생성된 감소된 값을 선택하여 출력시킨다.
상기와 같이 본 발명은 쓰기클럭때에는 증가기(16)를 통해서 어드레스 개념의 상대값을 증가시키고, 읽기클럭때에는 감소기(12)를 통해서 어드레스 개념의 상태값을 감소시킨다.
상태값이 0이면 노아게이트(20)에 의해 공동플래그(empty flag)가 1이 되어 읽기가 불가능함을 나타내고, 상태값이 1111이면 앤드게이트(19)에 의해 충만플래그(full flag)가 1이 되어 쓰기가 불가능함을 나타낸다. 그리고, 상기의 경우를 제외하고는 읽기와 쓰기가 가능함을 나타낸다.
상기와 같은 상태검출부(15)와 어드레스 디코더(13,14)는 어드레스의 상태를 검출하여 읽기/쓰기를 하는 구조임에 따라 이미지 데이타를 처리하는 시스템에 화면의 1라인을 저장하였다가 순차적으로 읽어내는 기능을 갖는 라인 메모리에도 적용이 가능하다.
상기와 같이 본 발명은 구성상의 어려움이 존재하는 카운터와 비교기를 사용하지 않고 간단한 로직만으로 제어부를 구성함에 따라 속도가 빠르고 작은 면적으로 구성이 가능하다.

Claims (3)

  1. 듀얼(Dual)포트를 가지며 실질적인 데이타가 저장되는 코어메모리(12); 읽기/쓰기 클럭신호에 따라 읽기/쓰기할 상기 코어메모리(12)의 어드레스를 출력하는 어드레스 디코더(13,14); 및 클리어신호에 의해 클리어되며 읽기/쓰기 클럭신호에 따라 입력신호를 출력단으로 출력하는 제1, 제2플립플롭(17,22), 상기 제1, 제2플립플롭(17,22)의 출력신호를 인가받아 일측 신호를 선택적으로 출력하는 멀티플렉서(18), 상기 읽기/쓰기 클럭신호를 인가받아 상기 멀티플렉서(18)의 동작을 제어하는 위상검출기(23), 상기 위상검출기(23)의 제어에 따라 상기 멀티플렉서(18)의 출력신호를 앤드조합하여 충만플렉서(full flag)신호를 출력하는 앤드게이트(19), 상기 멀티플래그(18)의 출력을 노아조합하여 공동플래그(empty flag)신호를 출력하는 노아게이트(20), 상기 멀티플렉서(18)의 출력을 입력받아 1증가시켜 상기 제1플립플롭(17)의 입력단에 인가하는 증가기(16) 및 상기 멀티플렉서(18)의 출력을 인가받아 1감소시켜 상기 제2플립플롭(22)의 입력단에 인가하는 감소기(21)를 포함하는 상태검출부(15)를 구비하는 것을 특징으로 하는 선입선출방식 메모리.
  2. 제1항에 있어서, 상기 어드레스 디코더(13,14)는 토큰링 형태를 이루며 클리어신호에 의해 프리세트 또는 클리어되어 읽기/쓰기 클럭신호에 따라 입력신호를 출력단으로 출력하는 다수의 플립플롭(FF)을 포함하는 것을 특징으로 하는 선입선출방식 메모리.
  3. 제1항에 있어서, 상기 위상검출부(23)는 읽기/쓰기 클럭신호에 따라 하이 또는 로우신호를 출력하는 플립플롭(24,25)과; 상기 플립플롭(24,25)의 출력신호와 클리어신호를 앤드조합하여 상기 플립플롭(24)의 클리어단자(CLR)로 인가하는 앤드게이트(27); 및 상기 플립플롭(24,25)의 출력신호와 클리어신호를 앤드조합하여 상기 플립플롭(25)의 프리세트단자(PRE)로 인가하는 앤드게이트(26)를 포함하는 것을 특징으로 하는 선입선출방식 메모리.
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