JP3489110B2 - 先入れ先出しメモリ制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多量のデータを授
受する用途に用いて好適な先入れ先出しメモリ（ＦＩＦ
Ｏ）制御装置に掛り、特に外部から供給されたデータを
一時蓄えて随時読みだす完全非同期式のＦＩＦＯにおけ
るデータの溢れや枯渇の監視を高速且つ簡便な構造で行
う改良に関する。

【０００２】

【従来の技術】非同期式のＦＩＦＯにおけるデータの溢
れや枯渇を監視する装置は、例えば本出願人の提案にか
かる特開平６−２６７２６４号公報に開示されている。
図１８は従来のＦＩＦＯメモリ制御装置の構成ブロック
図である。図において、書込みデータｗdataは、外部か
ら与えられるＦＩＦＯに記憶すべきデータである。書込
みパルスｗplsは、書込みデータｗdataを記憶すべきタ
イミングの制御信号である。クリア信号clrは、カウン
タの計数値をリセットする命令である。読出しパルスｒ
plsは、ＦＩＦＯからデータを読みだすタイミングの制
御信号である。読出しデータｒdataは、ＦＩＦＯから読
みだされたデータである。

【０００３】書込みカウンタＣ３は、ＦＩＦＯメモリ１
０の容量４段に対して、この２倍の数８を計数できる３
ビットアップカウンタで、書込みパルスｗplsを入力し
て計数する。書込みカウンタＣ３の出力信号は、最上位
ビットを含む３ビット書込み出力信号ｗout[2:0]と、最
上位ビットが除去された下位の２ビット書込み出力信号
ｗout[1:0]とを出力し、前者はフラグ発生部２０に送ら
れ、後者はＦＩＦＯメモリ１０に送られる。読出しカウ
ンタＣ４は、ＦＩＦＯメモリ１０の容量４段に対して、
この２倍の数８を計数できる３ビットアップカウンタ
で、読出しパルスｒplsを入力して計数する。読出しカ
ウンタＣ４の出力信号は、最上位ビットを含む３ビット
読出し出力信号ｒout[2:0]と、最上位ビットが除去され
た下位の２ビット読出し出力信号ｒout[1:0]とを出力
し、前者はフラグ発生部２０に送られ、後者はＦＩＦＯ
メモリ１０に送られる。

【０００４】ＦＩＦＯメモリ１０は、デコーダ１２、メ
モリ部１４並びにマルチプレクサ１６を有している。デ
コーダ１２は、書込みカウンタＣ３が出力する最上位ビ
ットが除去された下位２ビット書込み出力信号ｗout[1:
0]を入力して、４個のエネーブル信号ｅｎを出力する。
メモリ部１４は、内部にｎビット幅の４個のレジスタを
有しており、エネーブル信号ｅｎで指定されたレジスタ
に、書込みデータｗdataを書き込む。また、リードデー
タポインタｒｄｐは、メモリ部１４の内部レジスタと一
対一に４個設けられている。マルチプレクサ１６は、読
出しカウンタＣ４が出力する下位の２ビット読出し出力
信号ｒout[1:0]を入力して、この出力信号ｒout[1:0]で
指定されたリードデータポインタｒｄｐのレジスタから
ｎビットデータを読みだし、読出しデータｒdataとして
出力する。

【０００５】フラグ発生部２０は、書込みカウンタＣ３
が出力する最上位ビットを含む３ビット書込み出力信号
ｗout[2:0]と、読出しカウンタＣ４の出力信号は、最上
位ビットを含む３ビット読出し出力信号ｒout[2:0]とを
入力し、所定の演算を行って、ＦＩＦＯメモリ１０のエ
ンプティフラグＥとフルフラグＦを出力する。エンプテ
ィフラグＥは、ＦＩＦＯメモリ１０に記憶される有効デ
ータが枯渇していることを示すもので、３ビット書込み
出力信号ｗout[2:0]と３ビット読出し出力信号ｒout[2:
0]とが同一であるとき出力される。フルフラグＦは、Ｆ
ＩＦＯメモリ１０に記憶される有効データが満杯である
ことを示すもので、３ビット書込み出力信号ｗout[2:0]
と３ビット読出し出力信号ｒout[2:0]のうち、最上位ビ
ットの値のみが異なると出力される。そして、エンプテ
ィフラグＥが有効となると読出しが抑止され、フルフラ
グＦが有効となると書込みが抑止される。

【０００６】

【発明が解決しようとする課題】しかし、従来装置によ
ると、メモリの周辺回路に依存する遅れ時間により、エ
ンプティフラグＥとフルフラグＦの判定時間に遅れが生
じて、ＦＩＦＯメモリの枯渇状態Ｅ／満杯状態Ｆを検出
した時点でも、引き続いて行われるメモリアクセスによ
り、データ漏れやデータ枯渇を生ずる場合がある。する
と、エンプティフラグＥとフルフラグＦの判定に依存し
たメモリ制御では、読まれていないメモリの内容が上書
きにより消滅したり、メモリ内のデータが枯渇するとい
う課題があった。本発明はこのような課題を解決したも
ので、ＦＩＦＯメモリの枯渇状態Ｅ／満杯状態Ｆを検出
するに当たり、メモリの周辺回路による遅れ時間が存在
しても、確実にデータ漏れやデータ枯渇を防止できる先
入れ先出しメモリ制御装置を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】上記の目的を達成する本
発明は、所定の深さｎの循環式アドレス空間を有し、書
込みパルスｗplsに応じて書込みデータｗdataを記憶す
ると共に、読出しパルスｒplsに応じて読出しデータｒd
ataを出力するＦＩＦＯメモリ１０と、このＦＩＦＯメ
モリの書込みアドレスを指示する書込みポインタ回路３
０と、このＦＩＦＯメモリの読出しアドレスを指示する
読出しポインタ回路４０とを有し、これら書込みポイン
タ回路と読出しポインタ回路の出力する書込みアドレス
と読出しアドレスから前記ＦＩＦＯメモリ内が満杯状態
か枯渇状態を判定する先入れ先出しメモリ制御装置にお
いて、次の構成としたものである。

【０００８】即ち、前記書込みポインタ回路に、当該書
込みアドレスの昇順側に隣接する一又は複数のアドレス
を指示する満杯寸前書込みアドレスポインタ３４を設
け、前記読出しポインタ回路に、当該読出しアドレスの
降順側に隣接する一又は複数のアドレスを指示する満杯
寸前読出しアドレスポインタ４４を設け、これら満杯寸
前書込みアドレスポインタと満杯寸前読出しアドレスポ
インタの指示値が重なるときは、満杯寸前判定信号を出
力する満杯フラグ判定部５２を設けたことを特徴として
いる。

【０００９】本発明の構成によれば、満杯フラグ判定部
により満杯寸前書込みアドレスポインタと満杯寸前読出
しアドレスポインタの指示値を用いて満杯寸前判定信号
を出力しているので、書込みアドレスと読出しアドレス
を用いた満杯判定信号（Ｆ）に比較して早い段階でＦＩ
ＦＯメモリが満杯に近づいたことが判る。そこで、満杯
判定信号を用いたのでは時間遅れにより間に合わない場
合でも、満杯寸前判定信号を用いてＦＩＦＯメモリへの
書込みを抑止することで、ＦＩＦＯメモリに記憶された
データの保存ができる。

【００１０】

【発明の実施の形態】以下図面を用いて、本発明を説明
する。図１は本発明の一実施例を示す構成ブロック図で
ある。図において、ＦＩＦＯメモリ１０は、メモリ部１
４とエンコーダ部１８を有している。メモリ部１４に
は、書込みデータｗdata、書込みパルスｗpls並びに読
出しパルスｒplsが入力されると共に、書込みポインタ
回路３０から各アドレスに対する書込みエネーブル信号
ｗen[i];ｉ＝0,1,・・・,nが送られる。また内部読出しデ
ータｒｄ[i];ｉ＝0,1,・・・,nがエンコーダ部１８に送ら
れる。エンコーダ部１８は、読出しポインタ回路４０か
ら各アドレスに対する読出しエネーブル信号ｒen[i];ｉ
＝0,1,・・・,nが送られ、この読出しエネーブル信号で選
択されたアドレスの内部読出しデータｒｄ[i]を、読出
しデータｒdataとして出力する。

【００１１】書込みポインタ回路３０は、書込みアドレ
スポインタ３２、満杯寸前書込みアドレスポインタ３４
及び書込みポイントデコーダ３６を有している。書込み
アドレスポインタ３２は、ＦＩＦＯメモリ１０の書込み
アドレスを表す。満杯寸前書込みアドレスポインタ３４
は、書込みアドレスポインタ３２の指示するアドレスの
昇順側に隣接する一又は複数のアドレスを指示する。書
込みポイントデコーダ３６は、書込みアドレスポインタ
３２の出力する書込みカウンタ信号ｗcntを解読して、
ＦＩＦＯメモリの各アドレスと一対一に対応する書込み
ポイント信号ｗptr[i];ｉ＝0,1,・・・,nを出力する。書込
みポイント信号ｗptr[i]は、メモリ部１４では書込みエ
ネーブル信号ｗen[i]として取り扱われる。書込みアド
レスポインタ３２と満杯寸前書込みアドレスポインタ３
４の入力信号には、両ポインタを初期状態にする書込み
クリア信号ｗclrと、ＦＩＦＯメモリ１０にデータが記
憶される毎に送られる書込みパルス信号ｗplsがある。
書込みアドレスポインタ３２と満杯寸前書込みアドレス
ポインタ３４の出力信号は、ＦＩＦＯメモリの各アドレ
スと一対一に対応する書込み帯ポイント信号ｗband1
[i];ｉ＝0,1,・・・,nのうち、該当するアドレスの書込み
帯ポイント信号ｗband1[i]を有効にする形式で伝送され
る。

【００１２】読出しポインタ回路４０は、読出しアドレ
スポインタ４２、満杯寸前読出しアドレスポインタ４４
及び読出しポイントデコーダ４６を有している。読出し
アドレスポインタ４２は、ＦＩＦＯメモリ１０の読出し
アドレスを表す。満杯寸前読出しアドレスポインタ４４
は、読出しアドレスポインタ４２の指示するアドレスの
降順側に隣接する一又は複数のアドレスを指示する。読
出しポイントデコーダ４６は、読出しアドレスポインタ
４２の出力する読出しカウンタ信号ｒcntを解読して、
ＦＩＦＯメモリの各アドレスと一対一に対応する読出し
ポイント信号ｒptr[i];ｉ＝0,1,・・・,nを出力する。読出
しポイント信号ｒptr[i]は、エンコーダ部１８では読出
しエネーブル信号ｒen[i]として取り扱われる。読出し
アドレスポインタ４２と満杯寸前読出しアドレスポイン
タ４４の入力信号には、両ポインタを初期状態にする読
出しクリア信号ｒclrと、ＦＩＦＯメモリ１０に対する
データ要求に応じて発生する読出しパルス信号ｒplsが
ある。読出しアドレスポインタ４２と満杯寸前読出しア
ドレスポインタ４４の出力信号は、ＦＩＦＯメモリの各
アドレスと一対一に対応する読出し帯ポイント信号ｒba
nd1[i];ｉ＝0,1,・・・,nのうち、該当するアドレスの読出
し帯ポイント信号ｒband1[i]を有効にする形式で伝送さ
れる。

【００１３】満杯フラグ判定部５２は、書込み帯ポイン
ト信号ｗband1[i]と読出し帯ポイント信号ｒband1[i]を
入力して、満杯寸前書込みアドレスポインタ３４と満杯
寸前読出しアドレスポインタ４４の指示値が重なるとき
は、満杯寸前判定信号almostfullを出力する。なお、図
示しないが、従来装置と同様に、書込みアドレスポイン
タ３２と読出しアドレスポインタ４２の指示値が重なる
ときに、枯渇判定信号を出力する回路を設けてもよい。

【００１４】次に、図１の各構成要素の具体的な構成を
説明する。図２は書込み帯ポイント信号ｗband1[i]と読
出し帯ポイント信号ｒband1[i]の出力回路の回路図で、
（Ａ）は書込みアドレスポインタ３２と満杯寸前書込み
アドレスポインタ３４、（Ｂ）は読出しアドレスポイン
タ４２と満杯寸前読出しアドレスポインタ４４を示して
いる。

【００１５】Ｄ型フリップフロップＦＦ１[i];ｉ＝0,1,
・・・,nは、書込み帯ポイント信号ｗband1[i];ｉ＝0,1,・・
・,nの各信号と一対一に設けられたものである。Ｄ型フ
リップフロップＦＦ１[0]は、Ｓ端子に入力される書込
みクリア信号ｗclrにより書込みアドレスポインタ３２
として初期化される。Ｄ型フリップフロップＦＦ１[i];
ｉ＝1,・・・,k-1は、Ｓ端子に入力される書込みクリア信
号ｗclrにより満杯寸前書込みアドレスポインタ３４と
して初期化されるもので、個数ｋは満杯寸前書込みアド
レスポインタ３４で指示するアドレス個数により定ま
る。Ｄ型フリップフロップＦＦ１[j];ｊ＝k,k+1,・・・,n
は、Ｒ端子に入力される書込みクリア信号ｗclrにより
リセットされて、ＦＩＦＯメモリ１０への書込みが進行
したときに、書込みアドレスポインタ３２や満杯寸前書
込みアドレスポインタ３４として動作するため、待機状
態にある。各Ｄ型フリップフロップＦＦ１[i];ｉ＝0,1,
・・・,nは、クロック端子に書込みパルス信号ｗplsが入力
され、自局のＱ出力が昇順で隣接するＤ型フリップフロ
ップＦＦ１[i+1]のＤ端子に入力される。なお、ｎ番に
昇順で隣接するのは０番と定義することで、循環式のア
ドレス空間が形成され、リングカウンタとも呼ばれる。

【００１６】このように構成された装置においては、図
６〜図９で詳細に説明するように、書込みクリア信号ｗ
clrにより、ＦＦ１[0]が書込みアドレスポインタ３２と
して初期化され、ＦＦ１[i];ｉ＝1,・・・,k-1が満杯寸前
書込みアドレスポインタ３４として初期化され、他のＦ
Ｆ１[j];ｊ＝k,k+1,・・・,nはリセットされる。そして、
書込みパルス信号ｗplsにより、セットされるＦＦ１は
アドレスの昇順でｋ個の巾で移動していく。

【００１７】Ｄ型フリップフロップＦＦ２[i];ｉ＝0,1,
・・・,nは、読出し帯ポイント信号ｒband1[i];ｉ＝0,1,・・
・,nの各信号と一対一に設けられたものである。Ｄ型フ
リップフロップＦＦ２[0]は、Ｓ端子に入力される読出
しクリア信号ｒclrにより読出しアドレスポインタ４２
として初期化される。Ｄ型フリップフロップＦＦ２[i];
ｉ＝n,・・・,n-k+1は、Ｓ端子に入力される読出しクリア
信号ｒclrにより満杯寸前読出しアドレスポインタ４４
として初期化されるもので、個数ｋは満杯寸前読出しア
ドレスポインタ４４で指示するアドレス個数により定ま
る。Ｄ型フリップフロップＦＦ２[j];ｊ＝n-k,n-k-1,・・
・,1は、Ｒ端子に入力される読出しクリア信号ｒclrによ
りリセットされて、ＦＩＦＯメモリ１０への読出しが進
行したときに、読出しアドレスポインタ４２や満杯寸前
読出しアドレスポインタ４４として動作するため、待機
状態にある。各Ｄ型フリップフロップＦＦ２[i];ｉ＝0,
1,・・・,nは、クロック端子に読出しパルス信号ｒplsが入
力され、自局のＱ出力が昇順で隣接するＤ型フリップフ
ロップＦＦ２[i+1]のＤ端子に入力される。

【００１８】このように構成された装置においては、図
６〜図９で詳細に説明するように、読出しクリア信号ｒ
clrにより、ＦＦ２[0]が読出しアドレスポインタ３２と
して初期化され、ＦＦ２[i];ｉ＝n,・・・,n-k+1が満杯寸
前読出しアドレスポインタ３４として初期化され、他の
ＦＦ２[j];ｊ＝n-k,n-k-1,・・・,1はリセットされる。そ
して、読出しパルス信号ｒplsにより、セットされるＦ
Ｆ２はアドレスの昇順でｋ個の巾で移動していく。

【００１９】図３は、書込みポイントデコーダ３６の回
路図である。ｎ＋１個のアンドゲートを有しており、各
アンドゲートは、書込み帯ポイント信号ｗband1[i]とア
ドレスの降順に位置する書込み帯ポイント信号ｗband1
[i-1]の否定論理を入力して、論理積演算をし、書込み
ポイント信号ｗptr[i];ｉ＝0,1,・・・,nとして出力する。

【００２０】図４は、読出しポイントデコーダ４６の回
路図である。ｎ＋１個のアンドゲートを有しており、各
アンドゲートは、読出し帯ポイント信号ｒband1[i]とア
ドレスの昇順に位置する読出し帯ポイント信号ｒband1
[i+1]の否定論理を入力して、論理積演算をし、読出し
ポイント信号ｒptr[i];ｉ＝0,1,・・・,nとして出力する。

【００２１】図５は、満杯フラグ判定部５２の回路図で
ある。ｎ＋１個のアンドゲートを有しており、各アンド
ゲートは、書込み帯ポイント信号ｗband1[i]と読出し帯
ポイント信号ｒband1[i]を入力して、論理積演算をして
内部信号を出力する。オアゲートはｎ＋１個のアンドゲ
ートの内部信号の論理和演算をして、満杯寸前フラグal
most fullを出力する。

【００２２】図６は、図２の書込み帯ポインタと読出し
帯ポインタの初期状態の説明図である。書込み帯ポイン
タ１は、書込み帯ポイント信号ｗband1[i]を出力するも
ので、各レジスタのアドレスｉ;ｉ＝0,1,・・・,nが図２の
Ｄ型フリップフロップＦＦ１[i]に対応している。書込
みクリア信号ｗclrにより、ＦＩＦＯアドレス０が書込
みアドレスポインタ３２として初期化され、ＦＩＦＯア
ドレス１〜３が満杯寸前書込みアドレスポインタ３４と
して初期化され、他のＦＩＦＯアドレス４〜ｎはリセッ
トされる。読出し帯ポインタ１は、読出し帯ポイント信
号ｒband1[i]を出力するもので、各レジスタのアドレス
ｉ;ｉ＝0,1,・・・,nが図２のＤ型フリップフロップＦＦ２
[i]に対応している。読出しクリア信号ｗclrにより、Ｆ
ＩＦＯアドレス０が読出しアドレスポインタ４２として
初期化され、ＦＩＦＯアドレスｎ〜ｎ−２が満杯寸前読
出しアドレスポインタ４４として初期化され、他のＦＩ
ＦＯアドレスｎ−３〜１はリセットされる。

【００２３】図７は、図２の書込み帯ポインタと読出し
帯ポインタの動作状態の説明図である。書込み帯ポイン
タ１においては、書込みパルス信号ｗplsにより、書込
みアドレスポインタ３２と満杯寸前書込みアドレスポイ
ンタ３４が４個の巾で移動していく。読出し帯ポインタ
１においては、読出しパルス信号ｒplsにより、読出し
アドレスポインタ４２と満杯寸前読出しアドレスポイン
タ４４が４個の巾で移動していく。このようにして、書
込み帯ポインタと読出し帯ポインタは、データの書込み
速度と読出速度に応じて互いに追いかけあう。

【００２４】図８は、図２の書込み帯ポインタと読出し
帯ポインタに重なりが生じた状態の説明図である。デー
タの書込み速度が読出速度に比較して早い場合には、書
込み帯ポインタと読出し帯ポインタに重なりがやがて生
じる。書込みアドレスポインタ３２がＦＩＦＯアドレス
ｋ−３を指示し、読出しアドレスポインタ４２がＦＩＦ
Ｏアドレスｋ＋３を指示しているとする。すると、満杯
寸前書込みアドレスポインタ３４のＦＩＦＯアドレスｋ
と、満杯寸前読出しアドレスポインタ４４のＦＩＦＯア
ドレスｋとが重なりあう。そして、満杯フラグ判定部５
２により満杯寸前信号almost fullが出力される。

【００２５】図９は、図２の書込み帯ポインタと読出し
帯ポインタで、満杯寸前フラグが有効に確定した状態の
説明図である。システムの応答速度により、満杯寸前信
号almost fullが出力されても、引き続いて何個かＦＩ
ＦＯメモリに対する書込みが成されることがある。しか
し、読出しアドレスポインタ４２と満杯寸前読出しアド
レスポインタ４４が４個の巾を有しているので、満杯寸
前読出しアドレスポインタ４４のレジスタ個数範囲内で
あればデータを上書により消去することが防止される。
ここでは、満杯寸前フラグが出力されてから、ＦＩＦＯ
メモリに対して２個のデータが書き込まれて、書込みア
ドレスポインタ３２がＦＩＦＯアドレスｋ−１で停止し
ており、ＦＩＦＯメモリ内部のデータは全て保存されて
いる。

【００２６】図１０は、本発明の第２の実施例を示す構
成ブロック図である。尚、図１０において前記図１と同
一作用をするものには同一符号を付して説明を省略す
る。ここでは、図１の満杯寸前書込みアドレスポインタ
３４と満杯寸前読出しアドレスポインタ４４に代えて、
枯渇寸前書込みアドレスポインタ３８と枯渇寸前読出し
アドレスポインタ４８を設け、枯渇フラグ判定部５４を
付設している。

【００２７】枯渇寸前書込みアドレスポインタ３８は、
書込みアドレスポインタ３２の指示するアドレスの降順
側に隣接する一又は複数のアドレスを指示する。書込み
アドレスポインタ３２と枯渇寸前書込みアドレスポイン
タ３８の入力信号には、両ポインタを初期状態にする書
込みクリア信号ｗclrと、ＦＩＦＯメモリ１０にデータ
が記憶される毎に送られる書込みパルス信号ｗplsがあ
る。書込みアドレスポインタ３２と枯渇寸前書込みアド
レスポインタ３８の出力信号は、ＦＩＦＯメモリの各ア
ドレスと一対一に対応する書込み帯ポイント信号ｗband
2[i];ｉ＝0,1,・・・,nのうち、該当するアドレスの書込み
帯ポイント信号ｗband2[i]を有効にする形式で伝送され
る。

【００２８】枯渇寸前読出しアドレスポインタ４８は、
読出しアドレスポインタ４２の指示するアドレスの昇順
側に隣接する一又は複数のアドレスを指示する。読出し
アドレスポインタ４２と枯渇寸前読出しアドレスポイン
タ４８の入力信号には、両ポインタを初期状態にする読
出しクリア信号ｗclrと、ＦＩＦＯメモリ１０に対する
データ要求に応じて発生する読出しパルス信号ｗplsが
ある。読出しアドレスポインタ４２と枯渇寸前読出しア
ドレスポインタ４８の出力信号は、ＦＩＦＯメモリの各
アドレスと一対一に対応する読出し帯ポイント信号ｒba
nd2[i];ｉ＝0,1,・・・,nのうち、該当するアドレスの読出
し帯ポイント信号ｒband2[i]を有効にする形式で伝送さ
れる。

【００２９】枯渇フラグ判定部５４は、書込み帯ポイン
ト信号ｗband2[i]と読出し帯ポイント信号ｒband2[i]を
入力して、枯渇寸前書込みアドレスポインタ３８と枯渇
寸前読出しアドレスポインタ４８の指示値が重なるとき
は、枯渇寸前判定信号almostemptyを出力する。なお、
図示しないが、従来装置と同様に、書込みアドレスポイ
ンタ３２と読出しアドレスポインタ４２の指示値が重な
るときに、満杯判定信号を出力する回路を設けてもよ
い。

【００３０】次に、図１０の各構成要素の具体的な構成
を説明する。図１１は書込み帯ポイント信号ｗband2[i]
と読出し帯ポイント信号ｒband2[i]の出力回路の回路図
で、（Ａ）は書込みアドレスポインタ３２と枯渇寸前書
込みアドレスポインタ３８、（Ｂ）は読出しアドレスポ
インタ４２と枯渇寸前読出しアドレスポインタ４８を示
している。

【００３１】Ｄ型フリップフロップＦＦ３[i];ｉ＝0,1,
・・・,nは、書込み帯ポイント信号ｗband2[i];ｉ＝0,1,・・
・,nの各信号と一対一に設けられたものである。Ｄ型フ
リップフロップＦＦ３[0]は、Ｓ端子に入力される書込
みクリア信号ｗclrにより書込みアドレスポインタ３２
として初期化される。Ｄ型フリップフロップＦＦ３[i];
ｉ＝n,・・・,n-k+1は、Ｓ端子に入力される書込みクリア
信号ｗclrにより枯渇寸前書込みアドレスポインタ３８
として初期化されるもので、個数ｋは枯渇寸前書込みア
ドレスポインタ３８で指示するアドレス個数により定ま
る。Ｄ型フリップフロップＦＦ３[j];ｊ＝n-k,n-k-1,・・
・,1は、Ｒ端子に入力される書込みクリア信号ｗclrによ
りリセットされて、ＦＩＦＯメモリ１０への書込みが進
行したときに、書込みアドレスポインタ３２や枯渇寸前
書込みアドレスポインタ３８として動作するため、待機
状態にある。各Ｄ型フリップフロップＦＦ３[i];ｉ＝0,
1,・・・,nは、クロック端子に書込みパルス信号ｗplsが入
力され、自局のＱ出力が昇順で隣接するＤ型フリップフ
ロップＦＦ３[i+1]のＤ端子に入力される。なお、ｎ番
に昇順で隣接するのは０番と定義することで、循環式の
アドレス空間が形成され、リングカウンタとも呼ばれ
る。

【００３２】このように構成された装置においては、図
１３〜図１６で詳細に説明するように、書込みクリア信
号ｗclrにより、ＦＦ３[0]が書込みアドレスポインタ３
２として初期化され、ＦＦ３[i];ｉ＝n,・・・,n-k+1が枯
渇寸前書込みアドレスポインタ３８として初期化され、
他のＦＦ３[j];ｊ＝n-k,n-k-1,・・・,1はリセットされ
る。そして、書込みパルス信号ｗplsにより、セットさ
れるＦＦ３はアドレスの昇順でｋ個の巾で移動してい
く。

【００３３】Ｄ型フリップフロップＦＦ４[i];ｉ＝0,1,
・・・,nは、読出し帯ポイント信号ｒband2[i];ｉ＝0,1,・・
・,nの各信号と一対一に設けられたものである。Ｄ型フ
リップフロップＦＦ４[0]は、Ｓ端子に入力される読出
しクリア信号ｒclrにより読出しアドレスポインタ４２
として初期化される。Ｄ型フリップフロップＦＦ４[i];
ｉ＝1,・・・,k-1は、Ｓ端子に入力される読出しクリア信
号ｒclrにより枯渇寸前読出しアドレスポインタ４８と
して初期化されるもので、個数ｋは枯渇寸前読出しアド
レスポインタ４８で指示するアドレス個数により定ま
る。Ｄ型フリップフロップＦＦ４[j];ｊ＝k,k+1,・・・,n
は、Ｒ端子に入力される読出しクリア信号ｒclrにより
リセットされて、ＦＩＦＯメモリ１０への読出しが進行
したときに、読出しアドレスポインタ４２や枯渇寸前読
出しアドレスポインタ４８として動作するため、待機状
態にある。各Ｄ型フリップフロップＦＦ４[i];ｉ＝0,1,
・・・,nは、クロック端子に読出しパルス信号ｒplsが入力
され、自局のＱ出力が昇順で隣接するＤ型フリップフロ
ップＦＦ４[i-1]のＤ端子に入力される。

【００３４】このように構成された装置においては、図
１３〜図１６で詳細に説明するように、読出しクリア信
号ｒclrにより、ＦＦ４[0]が読出しアドレスポインタ３
２として初期化され、ＦＦ４[i];ｉ＝1,・・・,k-1が枯渇
寸前読出しアドレスポインタ３８として初期化され、他
のＦＦ４[j];ｊ＝k,k+1,・・・,nはリセットされる。そし
て、読出しパルス信号ｒplsにより、セットされるＦＦ
４はアドレスの昇順でｋ個の巾で移動していく。

【００３５】図１２は、枯渇フラグ判定部５４の回路図
である。ｎ＋１個のアンドゲートを有しており、各アン
ドゲートは、書込み帯ポイント信号ｗband2[i]と読出し
帯ポイント信号ｒband2[i]を入力して、論理積演算をし
て内部信号を出力する。オアゲートはｎ＋１個のアンド
ゲートの内部信号の論理和演算をして、枯渇寸前フラグ
almost emptyを出力する。

【００３６】図１３は、図１１の書込み帯ポインタと読
出し帯ポインタの初期状態の説明図である。書込み帯ポ
インタ２は、書込み帯ポイント信号ｗband2[i]を出力す
るもので、各レジスタのアドレスｉ;ｉ＝0,1,・・・,nが図
１１のＤ型フリップフロップＦＦ３[i]に対応してい
る。書込みクリア信号ｗclrにより、ＦＩＦＯアドレス
０が書込みアドレスポインタ３２として初期化され、Ｆ
ＩＦＯアドレスｎ〜ｎ−２が枯渇寸前書込みアドレスポ
インタ３８として初期化され、他のＦＩＦＯアドレスｎ
−３〜１はリセットされる。読出し帯ポインタ２は、読
出し帯ポイント信号ｒband2[i]を出力するもので、各レ
ジスタのアドレスｉ;ｉ＝0,1,・・・,nが図１１のＤ型フリ
ップフロップＦＦ４[i]に対応している。読出しクリア
信号ｒclrにより、ＦＩＦＯアドレス０が読出しアドレ
スポインタ４２として初期化され、ＦＩＦＯアドレス１
〜３が枯渇寸前読出しアドレスポインタ４８として初期
化され、他のＦＩＦＯアドレス４〜ｎはリセットされ
る。

【００３７】図１４は、図１１の書込み帯ポインタと読
出し帯ポインタの動作状態の説明図である。書込み帯ポ
インタ２においては、書込みパルス信号ｗplsにより、
書込みアドレスポインタ３２と枯渇寸前書込みアドレス
ポインタ３８が４個の巾で移動していく。読出し帯ポイ
ンタ２においては、読出しパルス信号ｒplsにより、読
出しアドレスポインタ４２と枯渇寸前読出しアドレスポ
インタ４８が４個の巾で移動していく。このようにし
て、書込み帯ポインタと読出し帯ポインタは、データの
書込み速度と読出し速度に応じて互いに追いかけあう。

【００３８】図１５は、図１１の書込み帯ポインタと読
出し帯ポインタに重なりが生じた状態の説明図である。
データの読出し速度が書込み速度に比較して早い場合に
は、書込み帯ポインタと読出し帯ポインタに重なりがや
がて生じる。書込みアドレスポインタ３２がＦＩＦＯア
ドレスｋ＋３を指示し、読出しアドレスポインタ４２が
ＦＩＦＯアドレスｋ−３を指示しているとする。する
と、枯渇寸前書込みアドレスポインタ３８のＦＩＦＯア
ドレスｋと、枯渇寸前読出しアドレスポインタ４８のＦ
ＩＦＯアドレスｋとが重なりあう。そして、枯渇フラグ
判定部５４により枯渇寸前信号almost emptyが出力され
る。

【００３９】図１６は、図１１の書込み帯ポインタと読
出し帯ポインタで、枯渇寸前フラグが有効に確定した状
態の説明図である。システムの応答速度により、枯渇寸
前信号almost emptyが出力されても、引き続いて何個か
ＦＩＦＯメモリに対する読出しが成されることがある。
しかし、書込みアドレスポインタ３２と枯渇寸前書込み
アドレスポインタ３８が４個の巾を有しているので、枯
渇寸前書込みアドレスポインタ３８のレジスタ個数範囲
内であればデータの読出しが担保され、以前読みだした
データを再度読みだすことが防止される。ここでは、枯
渇寸前フラグが出力されてから、ＦＩＦＯメモリに対し
て２個のデータが読み出されて、読出しアドレスポイン
タ４２がＦＩＦＯアドレスｋ−１で停止しており、ＦＩ
ＦＯメモリ内部のデータを重複して読出す事態を防止し
ている。

【００４０】図１７は、本発明の第３の実施例を示す構
成ブロック図である。基本的には、図１と図１０の回路
を組み合わせたもので、フラグ判定回路５０は満杯寸前
フラグと枯渇寸前フラグを出力する。また、書込みポイ
ンタ回路３０は、書込みアドレスポインタ３２、満杯寸
前書込みアドレスポインタ３４、書込みポイントデコー
ダ３６及び枯渇寸前書込みアドレスポインタ３８を有し
ている。読出しポインタ回路４０は、読出しアドレスポ
インタ４２、満杯寸前読出しアドレスポインタ４４、読
出しポイントデコーダ４６及び枯渇寸前読出しアドレス
ポインタ４８を有している。

【００４１】なお、上記実施例においては、満杯寸前書
込みアドレスポインタ３４と満杯寸前読出しアドレスポ
インタ４４のアドレス個数を同一値としたが、本発明は
これに限定されるものではなく、両者に差異を持たせて
もよい。即ち、満杯寸前書込みアドレスポインタ３４に
比較して、満杯寸前読出しアドレスポインタ４４のアド
レス個数を増せば、書込み時のＦＩＦＯメモリ書込み領
域がより広く確保できるという効果を生じる。同様にし
て、枯渇寸前書込みアドレスポインタ３８と枯渇寸前読
出しアドレスポインタ４８のアドレス個数を同一値とし
たが、本発明はこれに限定されるものではなく、両者に
差異を持たせてもよい。即ち、枯渇寸前読出しアドレス
ポインタ４８に比較して、枯渇寸前書込みアドレスポイ
ンタ３８のアドレス個数を増せば、読出し時のＦＩＦＯ
メモリ読出し領域がより広く確保できるという効果を生
じる。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
満杯フラグ判定部５２により満杯寸前書込みアドレスポ
インタ３４と満杯寸前読出しアドレスポインタ４４の指
示値を用いて満杯寸前判定信号を出力しているので、書
込みアドレスと読出しアドレスを用いた満杯判定信号Ｆ
に比較して早い段階でＦＩＦＯメモリが満杯に近づいた
ことが判り、満杯判定信号を用いたのでは時間遅れによ
り間に合わない場合でも、満杯寸前判定信号を用いてＦ
ＩＦＯメモリへの書込みを抑止することで、ＦＩＦＯメ
モリに記憶されたデータの保存ができるという効果があ
る。

【００４３】また枯渇フラグ判定部５４により枯渇寸前
書込みアドレスポインタ３８と枯渇寸前読出しアドレス
ポインタ４８の指示値を用いて枯渇寸前判定信号を出力
しているので、書込みアドレスと読出しアドレスを用い
た枯渇判定信号Ｅに比較して早い段階でＦＩＦＯメモリ
が枯渇に近づいたことが判り、枯渇判定信号を用いたの
では時間遅れにより間に合わない場合でも、枯渇寸前判
定信号を用いてＦＩＦＯメモリからの読出しを抑止する
ことで、ＦＩＦＯメモリに記憶されたデータの重複読出
を抑止できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成ブロック図であ
る。

【図２】書込み帯ポイント信号ｗband1[i]と読出し帯ポ
イント信号ｒband1[i]の出力回路の回路図である。

【図３】書込みポイントデコーダ３６の回路図である。

【図４】読出しポイントデコーダ４６の回路図である。

【図５】満杯フラグ判定部５２の回路図である。

【図６】図２の書込み帯ポインタと読出し帯ポインタの
初期状態の説明図である。

【図７】図２の書込み帯ポインタと読出し帯ポインタの
通常状態の説明図である。

【図８】図２の書込み帯ポインタと読出し帯ポインタに
重なりが生じた状態の説明図である。

【図９】図２の書込み帯ポインタと読出し帯ポインタ
で、満杯寸前フラグが有効に確定した状態の説明図であ
る。

【図１０】本発明の第２の実施例を示す構成ブロック図
である。

【図１１】書込み帯ポイント信号ｗband2[i]と読出し帯
ポイント信号ｒband2[i]の出力回路の回路図である。

【図１２】枯渇フラグ判定部５４の回路図である。

【図１３】図１１の書込み帯ポインタと読出し帯ポイン
タの初期状態の説明図である。

【図１４】図１１の書込み帯ポインタと読出し帯ポイン
タの通常状態の説明図である。

【図１５】図１１の書込み帯ポインタと読出し帯ポイン
タに重なりが生じた状態の説明図である。

【図１６】図１１の書込み帯ポインタと読出し帯ポイン
タで、満杯寸前フラグが有効に確定した状態の説明図で
ある。

【図１７】本発明の第３の実施例を示す構成ブロック図
である。

【図１８】従来のＦＩＦＯメモリ制御装置の構成ブロッ
ク図である。

【符号の説明】

１０ ＦＩＦＯメモリ ３０ 書込みポインタ回路 ４０ 読出しポインタ回路 ５２ 満杯フラグ判定部 ５４ 枯渇フラグ判定部

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】所定の深さ（ｎ）の循環式アドレス空間を
   有し、書込みパルス（ｗpls）に応じて書込みデータ
   （ｗdata）を記憶すると共に、読出しパルス（ｒpls）
   に応じて読出しデータ（ｒdata）を出力するＦＩＦＯメ
   モリ（１０）と、 このＦＩＦＯメモリの書込みアドレスを指示する書込み
   ポインタ回路（３０）と、 このＦＩＦＯメモリの読出しアドレスを指示する読出し
   ポインタ回路（４０）と、 を有し、これら書込みポインタ回路と読出しポインタ回
   路の出力する書込みアドレスと読出しアドレスから前記
   ＦＩＦＯメモリ内が満杯状態か枯渇状態を判定する先入
   れ先出しメモリ制御装置において、 前記書込みポインタ回路に、当該書込みアドレスの昇順
   側に隣接する一又は複数のアドレスを指示する満杯寸前
   書込みアドレスポインタ（３４）を設け、 前記読出しポインタ回路に、当該読出しアドレスの降順
   側に隣接する一又は複数のアドレスを指示する満杯寸前
   読出しアドレスポインタ（４４）を設け、 これら満杯寸前書込みアドレスポインタと満杯寸前読出
   しアドレスポインタの指示値が重なるときは、満杯寸前
   判定信号を出力する満杯フラグ判定部（５２）を設けた
   ことを特徴とする先入れ先出しメモリ制御装置。
2. 【請求項２】前記書込みポインタ回路は、前記ＦＩＦＯ
   メモリの全循環式アドレス空間と一対一に対応する書込
   み帯信号（ｗband）を有し、前記書込みアドレスと満杯
   寸前書込みアドレスに対応するアドレスを担当する書込
   み帯信号を有効にし、 前記読出しポインタ回路は、前記ＦＩＦＯメモリの全循
   環式アドレス空間と一対一に対応する読出し帯信号（ｒ
   band）を有し、前記読出しアドレスと満杯寸前読出しア
   ドレスに対応するアドレスを担当する読出し帯信号を有
   効にすることを特徴とする請求項１記載の先入れ先出し
   メモリ制御装置。
3. 【請求項３】所定の深さ（ｎ）の循環式アドレス空間を
   有し、書込みパルス（ｗpls）に応じて書込みデータ
   （ｗdata）を記憶すると共に、読出しパルス（ｒpls）
   に応じて読出しデータ（ｒdata）を出力するＦＩＦＯメ
   モリ（１０）と、 このＦＩＦＯメモリの書込みアドレスを指示する書込み
   ポインタ回路（３０）と、 このＦＩＦＯメモリの読出しアドレスを指示する読出し
   ポインタ回路（４０）と、 を有し、これら書込みポインタ回路と読出しポインタ回
   路の出力する書込みアドレスと読出しアドレスから前記
   ＦＩＦＯメモリ内が満杯状態か枯渇状態を判定する先入
   れ先出しメモリ制御装置において、 前記書込みポインタ回路に、当該書込みアドレスの降順
   側に隣接する一又は複数のアドレスを指示する枯渇寸前
   書込みアドレスポインタ（３８）を設け、 前記読出しポインタ回路に、当該読出しアドレスの昇順
   側に隣接する一又は複数のアドレスを指示する枯渇寸前
   読出しアドレスポインタ（４８）を設け、 これら枯渇寸前書込みアドレスポインタと枯渇寸前読出
   しアドレスポインタの指示値が重なるときは、枯渇寸前
   判定信号を出力する枯渇フラグ判定部（５４）を設けた
   ことを特徴とする先入れ先出しメモリ制御装置。
4. 【請求項４】前記書込みポインタ回路は、前記ＦＩＦＯ
   メモリの全循環式アドレス空間と一対一に対応する書込
   み帯信号（ｗband）を有し、前記書込みアドレスと枯渇
   寸前書込みアドレスに対応するアドレスを担当する書込
   み帯信号を有効にし、 前記読出しポインタ回路は、前記ＦＩＦＯメモリの全循
   環式アドレス空間と一対一に対応する読出し帯信号（ｒ
   band）を有し、前記読出しアドレスと枯渇寸前読出しア
   ドレスに対応するアドレスを担当する読出し帯信号を有
   効にすることを特徴とする請求項３記載の先入れ先出し
   メモリ制御装置。