JPH10228447A - バスアービトレーション機構 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】デュアルポートメモリのバスアービトレーショ
ン方式では、ポート数ｎに対してアドレス比較回路がｎ
×（ｎ−１）／２個必要となり、ポート数を増やすにつ
れて実現が困難になる。 【解決手段】シリアルポートを複数備えた記憶装置で、
各ポートのアクセス要求を毎クロックおきに周期的に監
視する機構を持ち、検出されたアクセス要求を保存する
シフトレジスタを備えたことを特徴とするバスアービト
レーション機構。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はバスアービトレーシ
ョン機構に関する。

【０００２】

【従来の技術】アクセスポートを二つ備えた記憶装置
（デュアルポートメモリ）は、アドレスデコーダおよび
データ入出力バッファを二つずつ備え、二つのポートの
非同期の同時アクセスを実現している。二つのポートが
同じアドレス（メモリセル）をアクセスするのを避ける
ため、アドレス比較回路を内蔵し、メモリ内部でバスア
ービトレーションを行っている。

【０００３】

【発明が解決しようとする課題】デュアルポートメモリ
のバスアービトレーション方式では、ポート数ｎに対し
てアドレス比較回路がｎ×（ｎ−１）／２個必要とな
り、ポート数を増やすにつれて実現が困難になる。

【０００４】同時アクセスをあきらめた場合にはアドレ
ス比較回路が不要になるが、その場合でも以下の論理演
算（バスアービトレーション）を行う必要がある。以下
はデュアルポートの場合で、各々ポートＡ・Ｂとする。

【０００５】１）ポートＢが未アクセスかつポートＡが
アクセス要求→ポートＡにアクセス権を与える ２）ポートＡが未アクセスかつポートＢがアクセス要求
→ポートＢにアクセス権を与える 各ポートのアクセス要求に対し、応答を早く（１クロッ
ク未満に）するには、上記１），２）の論理演算を１ク
ロック内で完了させる必要がある。ところがポート数が
増加するにつれて論理演算が複雑化し、１クロック内に
完了させるのが困難となる。以下にｎポートの場合の例
を示す。

【０００６】１）ポート１以外の全ポートが未アクセス
かつポート１がアクセス要求→ポート１にアクセス権を
与える ２）ポート２以外の全ポートが未アクセスかつポート２
がアクセス要求→ポート２にアクセス権を与える ３）ポート３以外の全ポートが未アクセスかつポート３
がアクセス要求→ポート３にアクセス権を与える ： ｎ）ポートｎ以外の全ポートが未アクセスかつポートｎ
がアクセス要求→ポートｎにアクセス権を与える

【０００７】

【課題を解決するための手段】シリアルポートメモリの
場合、アクセスに必要な情報を時分割して転送するた
め、転送に時間がかかる。シリアル転送にｍクロック費
やすと、アクセスのｍクロック前にアクセス要求を検出
することが可能である。この点に着目し、本発明の「マ
ルチポートメモリのバスアービトレーション機構」で
は、１クロックごとに１ポートずつ、ｎクロックかけて
すべてのポート（ｎ個）のアクセス要求をチェックす
る。

【０００８】加えて、キュー（シフトレジスタ）をｍ個
備え、アクセスのｋクロック前にアクセス要求を検出し
た場合は、ｋ番目のキューにポート番号を書き込む。キ
ューは１クロック毎にシフトし、１番目のキューの出力
（アクセス１クロック前のポート番号）のポートにメモ
リアクセス権を与える。

【０００９】本発明は、上記のような構成により、１ク
ロック内に余裕をもってアクセス要求のチェックを行う
ことができ、ポート数を増加することが可能となる。

【００１０】複数クロックを費やしてアクセス要求のチ
ェックを行うため、アクセス順序とアクセス要求検出の
順序が異なる可能性があるが、キューによりアクセス順
序は保存され、各ポートのアクセスに余分なウェイトは
入らない。

【００１１】本発明でも、複数のポートが同時にアクセ
スしようとした場合、アクセス要求の検出は別々でも、
最終的に同じキューに書き込もうとして衝突が発生す
る。具体的には、前段のキューに先に検出されたポート
番号が書き込まれていて、シフトする動作と新たにアク
セス要求を検出したポート番号の書き込みが衝突するこ
とになるが、たかだか１クロック内に二つの動作の衝突
が起こるのみであり、衝突を回避するのは容易である。
すなわちマルチポートメモリの場合、複数ポートのメモ
リアクセスの衝突を、複数クロックに分散してアクセス
要求チェックを行うことにより、最悪で二つの動作の衝
突に抑制することができる。

【００１２】

【発明の実施の形態】本発明の実施例を図面を用いて説
明する。

【００１３】図１は本発明（マルチポートメモリのバス
アービトレーション機構）で、シリアルポートを通じて
ＣＰＵとデータを交換する部分（ポート）の詳細図であ
る。各ポートは、プロセッサとシリアルポート（アドレ
ス・データの２本）を通じてＣＰＵとデータを交換す
る。本実施例ではマルチポートメモリの記憶容量を1024
×８ビット＝１０２４バイトとしたため、マルチポート
メモリ内での内部データバス幅は８ビット、内部アドレ
スバス幅は１０ビットとなる。このため各ポートは、ア
ドレス情報を保存用に１０ビットのアドレスバッファ、
データ保存用に８ビットのデータバッファを備え、シリ
アル・パラレル変換を行う。アドレスポートに送られる
アドレス情報はパケット化されているため、各ポートは
パケット判別回路を備え、ポートのアクセス要求の出力
およびデータの読み込み・書き込み要求の判別を行う。
さらに各ポートはシリアル転送カウンタ（減算カウン
タ）を備え、アドレスポートにアドレス情報が送られ始
めるとともにカウントを開始し（初期値１０）、アドレ
ス情報が１ビット送られるごとにカウントを１つ減ら
す。カウンタの値はポートの外部に出力される。アドレ
スポートにアドレス情報が送られ始めるとアクセス要求
フラグをＯＮにし、ポートのＲＥＱ出力としてポート外
部に出力する。アクセス要求が承認されるとＡＣＫ入力
を返されるため、アクセス要求フラグをオフにする。

【００１４】シリアル転送が終了しアドレスバッファが
満たされても（書き込み時にはデータバッファも）、必
ずしもすぐにマルチポートメモリ内部のメモリセルにア
クセスできるとは限らない。ポート外部からＰＥ入力
（ポート・イネーブル）が入ってきたときのみ、内部ア
ドレスバス・データバスに接続でき、メモリセルにアク
セス可能となる。

【００１５】図２は各ポートのバスアクセス権の順序を
保存するキュー（シフトレジスタ）の詳細図である。キ
ューは４ビットのフリップフロップを備え、このうち３
ビットを用いてポートＡ〜Ｈ（８個）の番号を保存し、
残りの１ビットはNOPORT（該当ポートなし）か否かを判
別するフラグである。キューはセレクタを備え、シフト
要求（ＳＨＩＦＴ入力）が入ると、前段からのキュー入
力（ＱＩＮ入力）の値を読み込むが、ロード要求（ＬＯ
ＡＤ入力）が入ると、ポート番号（ＰＯＲＴ入力）の値
を読み込む。

【００１６】このキューはマルチポートメモリのシリア
ル転送クロックに費やすクロック数の数に応じて必要と
なる。本実施例では、アドレス１０ビット（データ８ビ
ットより大）のため、キューは全部で１０段必要とな
る。

【００１７】図３は全８個のポートおよび全１０段のキ
ューを配置した全体構成図Ａである。この全体構成図Ａ
は、ポートからアクセス要求を検出し、ポート番号をキ
ューに書き込む部分を示している。本バスアービトレー
ション機構は３ビットのカウンタを備え、１クロックお
きにポートＡ〜Ｈを巡視する。３ビットカウンタの示す
ポートのアクセス要求（ＲＥＱ出力）を検出したら、同
様に同じポートのカウンタもセレクタにより選択され、
ポートのカウンタ値の示すキューにポート番号を書き込
む。

【００１８】図４の全体構成図Ｂはキューの出力の示す
ポートに内部バスアクセス権を与え、バスアクセス権を
有したポートが内部アドレスバスおよびデータバスを介
してメモリセルをアクセスする部分を示している。全１
０段のキューは、キュー１０の出力がキュー９の入力
へ、キュー９の出力はキュー８の入力へ・・・といった
具合にカスケード接続される。ただしキュー１０へは、
アクセス要求を出しているポートが存在しないことを示
すNOPORT（２進数で１０００）が接続される。キュー１
の出力がNOPORTの場合は、デコーダの出力はオール０
(２真数で00000000)となり、いかなるポートにもアクセ
ス権を与えない。キュー１の出力がNOPORT以外の場合
（２進数で００００〜０１１１）は、下位３ビットで示
すポート番号にアクセス権を与える。

【００１９】図５の全体構成図Ｃは、キューのシフト制
御機構を示したものである。例えばＫ番目のキューにポ
ート番号を書き込む場合、Ｋも含めてＫより右のキュー
は無条件にシフトしてよいが、Ｋより左のキューのシフ
トには注意を要する。すなわちＫ＋１番目のキューの出
力がシフトされると、Ｋ番目のキューへのポート番号の
書き込みと衝突してしまう。しかしシフトを１クロック
遅らせることは、アクセスの１ウェイトを意味している
ので、Ｋより左のキューを無条件にシフトしないと定め
るのは効率が悪い。そこで最適な効率のシフト条件を求
めると、 １）ポート番号の書き込みがない場合は、無条件にすべ
てのキューをシフトしてよい ２）ポート番号の書き込みがある場合（Ｋ番目のキュー
に書き込む場合） ・１≦ｉ≦Ｋのキュー場合、無条件にシフトしてよい ・Ｋ＜ｉ≦１０のキューの場合、Ｋとｉの間に１つでも
NOPORTのキューがあればシフトしてよい となる。キューシフト制御回路は上記の論理演算を行う
組み合わせ回路より構成されている。

【００２０】図６はバスアービトレーション例を示すバ
スアービトレーション機構内の信号タイミング図であ
る。ポートＡ〜Ｈのアクセス要求（ＲＥＱ）は、それぞ
れ任意の順に発生しているものとする。３ビットカウン
タによる周期的なポートチェックによりポートＡ〜Ｈの
アクセス要求はチェックされるが、最悪の場合、チェッ
クが８クロック遅れることがあり得るが、アドレス情報
（１０ビット）を転送し終えるのに１０クロック要する
ので、必ず転送中にアクセス要求のチェックが行われる
ことを保証している。

【００２１】例えばポートＡのアクセス要求は転送を始
めて８クロック目に検出され、その時の減算カウンタの
値が３のため、３番目のキューにポートＡを示す値（２
進数で００００）が書き込まれる。同様にしてポートＢ
〜Ｈのアクセス要求が検出され、キューに書き込まれて
いる様子を示している。基本的に、キューのシフトより
もポート番号の書き込みを優先するルールになっている
ので、例えばキュー４にポートＣを書き込むことによっ
て、キュー５〜１０のシフトが遅延され、結果としてポ
ートＥ・Ｆのメモリアクセスに１ウェイトが挿入されて
いることが分かる。またその時に、ポートＦからポート
Ｂの間には１クロック分の空白期間（NOPORT）の期間が
あったが、前述のウェイトにより空白期間が消滅してい
ることが分かる。

【００２２】さらにキュー１の出力がＨの場合、次のク
ロックにポートＨのＰＥ（ポートイネーブル）をＯＮに
し、ポートＨにバスアクセス権を与える。

【００２３】

【発明の効果】本発明によればバスアービトレーション
機構では、ポートＡ〜Ｈの任意の順番・任意のタイミン
グのメモリアクセス要求に対して、１クロックに１ポー
トずつという低速なポートチェックを行っても、キュー
によりポートのアクセス順序が保存され、かつ適切なキ
ューシフト制御によって無駄なウェイトが挿入されず、
無駄のないアービトレーションを行っていることが分か
る。

【図面の簡単な説明】

【図１】本発明のポートのブロック図。

【図２】本発明のキューのブロック図。

【図３】本発明の一実施例の説明図。

【図４】本発明の第二実施例の説明図。

【図５】本発明の第三実施例の説明図。

【図６】本発明のバスアービトレーションの説明図。

Claims (1)

【特許請求の範囲】
1. 【請求項１】シリアルポートを複数備えた記憶装置にお
   いて、各ポートのアクセス要求を毎クロックおきに周期
   的に監視する機構を持ち、検出されたアクセス要求を保
   存するシフトレジスタを備えたことを特徴とするバスア
   ービトレーション機構。