JPH03141092A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH03141092A JPH03141092A JP1275841A JP27584189A JPH03141092A JP H03141092 A JPH03141092 A JP H03141092A JP 1275841 A JP1275841 A JP 1275841A JP 27584189 A JP27584189 A JP 27584189A JP H03141092 A JPH03141092 A JP H03141092A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000015654 memory Effects 0.000 claims abstract description 21
- 230000004044 response Effects 0.000 claims description 2
- 238000013500 data storage Methods 0.000 claims 2
- 230000007257 malfunction Effects 0.000 abstract description 4
- 101710148027 Ribulose bisphosphate carboxylase/oxygenase activase 1, chloroplastic Proteins 0.000 abstract 1
- 102100024032 Linker for activation of T-cells family member 1 Human genes 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101100271175 Oryza sativa subsp. japonica AT10 gene Proteins 0.000 description 1
- 108091006232 SLC7A5 Proteins 0.000 description 1
- 101100428373 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) POR1 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 101150087557 omcB gene Proteins 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は半導体記憶技術さらには半導体メモリにおける
記憶データの有無を示すフラグ信号の形式方式に適用し
て特に有効な技術に関し、例えばファーストイン・ファ
ーストアウト方式のメモリに利・用して有効な技術に関
する。
記憶データの有無を示すフラグ信号の形式方式に適用し
て特に有効な技術に関し、例えばファーストイン・ファ
ーストアウト方式のメモリに利・用して有効な技術に関
する。
[従来の技術]
ファーストイン・ファーストアウト方式のメモリ(以下
、FIFOと称する)は、記憶データを書込み順に読み
出すメモリで、例えば高速のマイクロプロセッサが低速
の周辺LSIにコマンドやデータを送る際のバッファメ
モリとして使用される。
、FIFOと称する)は、記憶データを書込み順に読み
出すメモリで、例えば高速のマイクロプロセッサが低速
の周辺LSIにコマンドやデータを送る際のバッファメ
モリとして使用される。
通常、FIFOはRAM (ランダム・アクセス・メモ
リ)に比べて記憶容量が小さくされている。
リ)に比べて記憶容量が小さくされている。
そのため、リード回数が少ないと記憶データが一杯にな
ってそれ以上書込み続けると未だ読み出されていないデ
ータの上に新しいデータを書き込んでしまうことになる
。そこで、ライトデータでメモリが一杯になるとフルフ
ラグ信号を発生してマイクロプロセッサ等に知らせる。
ってそれ以上書込み続けると未だ読み出されていないデ
ータの上に新しいデータを書き込んでしまうことになる
。そこで、ライトデータでメモリが一杯になるとフルフ
ラグ信号を発生してマイクロプロセッサ等に知らせる。
また、マイクロプロセッサによる書込みが中断している
間に、読出しが進んで最新のライトデータに追い着いた
後も読出しを続けると、−度読出しが行なわれたデータ
が再び読み出されてしまう。そこでFIFOは、−度書
き込まれたデータが−通り読み出され、それ以上読み出
すべき新しいデータがないときはエンプティフラグ信号
を発生して、それ以上の読出しを禁止するように構成さ
れる。
間に、読出しが進んで最新のライトデータに追い着いた
後も読出しを続けると、−度読出しが行なわれたデータ
が再び読み出されてしまう。そこでFIFOは、−度書
き込まれたデータが−通り読み出され、それ以上読み出
すべき新しいデータがないときはエンプティフラグ信号
を発生して、それ以上の読出しを禁止するように構成さ
れる。
従来、例えば■日立製作新製 8M63921のような
FIFOでは第2図に示すようにライトアドレスカウン
タWACとリードアドレスカウンタRACの値を演算器
ALUで減算し、その出力結果をデコーダDECI、D
EC2によってデコードすることで上記フルフラグ信号
やエンプティフラグ信号を発生していた。
FIFOでは第2図に示すようにライトアドレスカウン
タWACとリードアドレスカウンタRACの値を演算器
ALUで減算し、その出力結果をデコーダDECI、D
EC2によってデコードすることで上記フルフラグ信号
やエンプティフラグ信号を発生していた。
すなわち、ライトアドレスからリードアドレスを引いた
結果がrlノのときはエンプティフラグ信号EFを、ま
たライトアドレスからリードアドレスを引いた結果が[
−1」のときはフルフラグ信号FFをそれぞれ発生して
いた。
結果がrlノのときはエンプティフラグ信号EFを、ま
たライトアドレスからリードアドレスを引いた結果が[
−1」のときはフルフラグ信号FFをそれぞれ発生して
いた。
[発明が解決しようとする課題]
ライトアドレスとリードアドレスの減算によりフラグを
発生する従来の方式にあっては演算器の速度がキャリー
の伝搬速度に依存するため、段数すなわちアドレスのビ
ット数が多くなるほどフラグ信号の発生が遅れ、誤った
リードライトが行なわれるおそれがあるという問題点が
あった。
発生する従来の方式にあっては演算器の速度がキャリー
の伝搬速度に依存するため、段数すなわちアドレスのビ
ット数が多くなるほどフラグ信号の発生が遅れ、誤った
リードライトが行なわれるおそれがあるという問題点が
あった。
これを回避するため、キャリールックアヘッド方式の演
算器を用いる方式も考えられるが、キャリールックアヘ
ッド方式の演算器を用いると、回路規模が大きくなり、
占有面積の増加さらにはチップサイズの増大を招くとい
う問題点があった。
算器を用いる方式も考えられるが、キャリールックアヘ
ッド方式の演算器を用いると、回路規模が大きくなり、
占有面積の増加さらにはチップサイズの増大を招くとい
う問題点があった。
本発明の目的は、回路規模を増大させることなくFIF
Oにおけるフラグ信号の発生遅延時間を短縮し、リード
・ライトの誤動作を防止できるようにすることにある。
Oにおけるフラグ信号の発生遅延時間を短縮し、リード
・ライトの誤動作を防止できるようにすることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
[課題を解決するための手段]
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、現在のライトアドレスの1サイクル前のライ
トアドレスを保持するラッチもしくはレジスタと、現在
のリードアドレスの1サイクル前のリードアドレスを保
持するラッチもしくはレジスタとを設け、現在のライト
アドレスと1サイクル前のリードアドレスとを比較器で
比較して一致したときにフルフラグ信号を発生するとと
もに、現在のリードアドレスと1サイクル前のライトア
ドレスとを比較器で比較して一致したときにエンプティ
フラグ信号を発生させるようにするものである。
トアドレスを保持するラッチもしくはレジスタと、現在
のリードアドレスの1サイクル前のリードアドレスを保
持するラッチもしくはレジスタとを設け、現在のライト
アドレスと1サイクル前のリードアドレスとを比較器で
比較して一致したときにフルフラグ信号を発生するとと
もに、現在のリードアドレスと1サイクル前のライトア
ドレスとを比較器で比較して一致したときにエンプティ
フラグ信号を発生させるようにするものである。
[作用コ
上記した手段によれば、アドレスの比較でフラグ信号を
発生しているので、演算器を使用したときのようにキャ
リーの伝搬によってフラグの発生が遅れることがないと
ともに、キャリールックアヘッド方式の演算器のように
回路規模が大きくなることもない。
発生しているので、演算器を使用したときのようにキャ
リーの伝搬によってフラグの発生が遅れることがないと
ともに、キャリールックアヘッド方式の演算器のように
回路規模が大きくなることもない。
[実施例]
第1図には本発明をFIFOに適用した場合の一実施例
が示されている。
が示されている。
同図において、M−ARYはデュアルポートのスタティ
ク型メモリセルがマトリックス状に配置されているメモ
リアレイ部で、図示しないがこのメモリアレイ部にはワ
ード線駆動回路やセンスアンプ等、データの読出し書込
みに必要な回路が含まれている。また、アドレス発生手
段としてのライトカウンタWACとリードカウンタRA
Cが、通常のRAMにおける場合と同じように連続した
アドレスを発生するものであるときは、メモリアレイ部
M−ARY内にはライト用とリード用にそれぞれアドレ
スデコーダが設けられる。ライトカウンタWACは外部
から供給されるライトクロックWCKによってカウント
アツプされ、リードカウンタRACは外部から供給され
る非同期のり−ドクロックRCKによってアップされる
この実施例ではライトカウンタWACの次段に2つのラ
ッチ回路LAT10.LAT 11が、またリードカウ
ンタRACの次段にも2つのラッチ回路LAT20.L
AT21がそれぞれ接続されている。さらに、上記ラッ
チ回路のうちLAT 11とLAT21の後段には第2
のラッチ回路LAT12とLAT22がそれぞれシリー
ズに接続されている。
ク型メモリセルがマトリックス状に配置されているメモ
リアレイ部で、図示しないがこのメモリアレイ部にはワ
ード線駆動回路やセンスアンプ等、データの読出し書込
みに必要な回路が含まれている。また、アドレス発生手
段としてのライトカウンタWACとリードカウンタRA
Cが、通常のRAMにおける場合と同じように連続した
アドレスを発生するものであるときは、メモリアレイ部
M−ARY内にはライト用とリード用にそれぞれアドレ
スデコーダが設けられる。ライトカウンタWACは外部
から供給されるライトクロックWCKによってカウント
アツプされ、リードカウンタRACは外部から供給され
る非同期のり−ドクロックRCKによってアップされる
この実施例ではライトカウンタWACの次段に2つのラ
ッチ回路LAT10.LAT 11が、またリードカウ
ンタRACの次段にも2つのラッチ回路LAT20.L
AT21がそれぞれ接続されている。さらに、上記ラッ
チ回路のうちLAT 11とLAT21の後段には第2
のラッチ回路LAT12とLAT22がそれぞれシリー
ズに接続されている。
そして、上記ラッチ回路LATIOとLAT 11は外
部から供給されるライトクロックWCKによってライト
カウンタWACの現在アドレスW^をラッチする。また
、ラッチ回路LAT20とLAT21は、リードクロッ
クRCKによってり−ドカウンタRACの現在アドレス
R^をラッチする。さらに、第2のラッチ回路LAT1
2とLAT22は、それぞれライトクロックWCKとり
一ドクロックRCKによって、前段のラッチ回路LAT
I l、LAT21に保持されているアドレスW^、R
^をラッチする。
部から供給されるライトクロックWCKによってライト
カウンタWACの現在アドレスW^をラッチする。また
、ラッチ回路LAT20とLAT21は、リードクロッ
クRCKによってり−ドカウンタRACの現在アドレス
R^をラッチする。さらに、第2のラッチ回路LAT1
2とLAT22は、それぞれライトクロックWCKとり
一ドクロックRCKによって、前段のラッチ回路LAT
I l、LAT21に保持されているアドレスW^、R
^をラッチする。
これによって、ラッチ回路LAT12にはラッチ回路L
AT10に保持されている現在アドレスの1サイクル前
のアドレスが、またラッチ回路LAT22にはラッチ回
路LAT20に保持されている現在アドレスの1サイク
ル前のアドレスが保持されるようになる。
AT10に保持されている現在アドレスの1サイクル前
のアドレスが、またラッチ回路LAT22にはラッチ回
路LAT20に保持されている現在アドレスの1サイク
ル前のアドレスが保持されるようになる。
そして、上記ラッチ回路LATIO〜LAT22のうち
ラッチ回路LAT I Oに保持されている現在のライ
トアドレスW^と、ラッチ回路LAT22に保持されて
いるlサイクル前のリードアドレスR^−1とが比較器
GOMPIに供給されて比較され、両者が一致すると一
致検出信号が出力される。ここで、現在のライトアドレ
スW^とlサイクル前のリードアドレスRA−、とが一
致したということはライトがリードに先行することでラ
イトアドレスがリードアドレスに追い着いたということ
であり、これはメモリアレイが一杯になったことを意味
する。従って比較器GOMPIから出力される一致検出
信号は、フルフラグ信号FFとして図示しないバッファ
を介して外部へ出力させることができる。
ラッチ回路LAT I Oに保持されている現在のライ
トアドレスW^と、ラッチ回路LAT22に保持されて
いるlサイクル前のリードアドレスR^−1とが比較器
GOMPIに供給されて比較され、両者が一致すると一
致検出信号が出力される。ここで、現在のライトアドレ
スW^とlサイクル前のリードアドレスRA−、とが一
致したということはライトがリードに先行することでラ
イトアドレスがリードアドレスに追い着いたということ
であり、これはメモリアレイが一杯になったことを意味
する。従って比較器GOMPIから出力される一致検出
信号は、フルフラグ信号FFとして図示しないバッファ
を介して外部へ出力させることができる。
一方、ラッチ回路LAT20に保持されている現在のリ
ードアドレスR^と、ラッチ回路LAT12に保持され
ているlサイクル前のライトアドレスWA−,とは比較
器COMP2に供給されて比較され、両者が一致すると
一致検出信号が出力される。ここで、現在のリードアド
レスR^とlサイクル前のライトアドレスWA−,とが
一致したということは、ライトが休止もしくは中断して
いる間にリードが繰り返されてリードアドレスがライト
アドレスに追い着いたということであり、これはメモリ
アレイが空になったことを意味する。従って、比較器G
OMP2から出力される一致検出信号はエンプティフラ
グ信号EFとしてバッファを介して外部へ出力させるこ
とができる。
ードアドレスR^と、ラッチ回路LAT12に保持され
ているlサイクル前のライトアドレスWA−,とは比較
器COMP2に供給されて比較され、両者が一致すると
一致検出信号が出力される。ここで、現在のリードアド
レスR^とlサイクル前のライトアドレスWA−,とが
一致したということは、ライトが休止もしくは中断して
いる間にリードが繰り返されてリードアドレスがライト
アドレスに追い着いたということであり、これはメモリ
アレイが空になったことを意味する。従って、比較器G
OMP2から出力される一致検出信号はエンプティフラ
グ信号EFとしてバッファを介して外部へ出力させるこ
とができる。
なお、上記回路が常に正常に動作することを保証するた
めには、初期状態でラッチ回路LATIO,LATII
とLAT20.LAT21とをオールrQJにクリアし
て、ラッチ回路LAT 12とLAT22はオール「1
」にセットしておくとよい。
めには、初期状態でラッチ回路LATIO,LATII
とLAT20.LAT21とをオールrQJにクリアし
て、ラッチ回路LAT 12とLAT22はオール「1
」にセットしておくとよい。
上記実施例ではライトカウンタWACとリードカウンタ
RACの次段にカウンタの値を保持するラッチ回路を設
けているが、ライトカウンタWACとリードカウンタR
ACが比較器GOMPI。
RACの次段にカウンタの値を保持するラッチ回路を設
けているが、ライトカウンタWACとリードカウンタR
ACが比較器GOMPI。
COMP2における比較に要する時間以上アドレスを保
持可能な回路であれば、ラッチ回路LATlO〜LAT
22のうちLAT12とLAT22のみ残して他を省略
し、カウンタの値を直接比較器に入れるように構成して
もよい。
持可能な回路であれば、ラッチ回路LATlO〜LAT
22のうちLAT12とLAT22のみ残して他を省略
し、カウンタの値を直接比較器に入れるように構成して
もよい。
さらに、ラッチ回路LAT12やLAT22の後段にさ
らにラッチ回路を複数接続してそのラッチアドレスとカ
ウンタの現在アドレスとを比較する比較器を設けて残り
データが数個になったときやメモリアレイ内に数個の空
きエリアが生じたときにもそのことを知らせる信号(オ
ールモースト・フルフラグおよびオールモースト・エン
プティフラグ)を発生させるようにしてもよい。
らにラッチ回路を複数接続してそのラッチアドレスとカ
ウンタの現在アドレスとを比較する比較器を設けて残り
データが数個になったときやメモリアレイ内に数個の空
きエリアが生じたときにもそのことを知らせる信号(オ
ールモースト・フルフラグおよびオールモースト・エン
プティフラグ)を発生させるようにしてもよい。
なお、上記実施例ではアドレス発生手段としてカウンタ
を用いているが、ライトカウンタWACとリードカウン
タRACはビットシフト機能を有するシフトレジスタで
構成することが可能であり、その場合、メモリアレイ部
M−ARYのアドレスデコーダは不要となり、カウンタ
の信号を直接ワード線駆動回路に入れることで各々1本
のワード線のみを選択レベルにすることができる。
を用いているが、ライトカウンタWACとリードカウン
タRACはビットシフト機能を有するシフトレジスタで
構成することが可能であり、その場合、メモリアレイ部
M−ARYのアドレスデコーダは不要となり、カウンタ
の信号を直接ワード線駆動回路に入れることで各々1本
のワード線のみを選択レベルにすることができる。
以上説明したように上記実施例は、現在のライトアドレ
スの1サイクル前のライトアドレスを保持するラッチも
しくはレジスタと、現在のリードアドレスの1サイクル
前のリードアドレスを保持するラッチもしくはレジスタ
とを設け、現在のライトアドレスと1サイクル前のリー
ドアドレスとを比較器で比較して一致したときにフルフ
ラグ信号を発生するとともに、現在のリードアドレスと
1サイクル前のライトアドレスとを比較器で比較して一
致したときにエンプティフラグ信号を発生させるように
したので、演算器を使用したときのようにキャリーの伝
搬によってフラグの発生が遅れることがないとともに、
キャリールックアヘッド方式の演算器のように回路規模
が大きくなることもない。これによって回路規模を増大
させることなくFIFOにおけるフラグ信号の発生遅延
時間を短縮し、リード・ライトの誤動作を防止できると
いう効果がある。
スの1サイクル前のライトアドレスを保持するラッチも
しくはレジスタと、現在のリードアドレスの1サイクル
前のリードアドレスを保持するラッチもしくはレジスタ
とを設け、現在のライトアドレスと1サイクル前のリー
ドアドレスとを比較器で比較して一致したときにフルフ
ラグ信号を発生するとともに、現在のリードアドレスと
1サイクル前のライトアドレスとを比較器で比較して一
致したときにエンプティフラグ信号を発生させるように
したので、演算器を使用したときのようにキャリーの伝
搬によってフラグの発生が遅れることがないとともに、
キャリールックアヘッド方式の演算器のように回路規模
が大きくなることもない。これによって回路規模を増大
させることなくFIFOにおけるフラグ信号の発生遅延
時間を短縮し、リード・ライトの誤動作を防止できると
いう効果がある。
また、比較器はデコーダに比べてゲート段数が少なく全
体の遅延時間が短いので、その分フラグ信号の遅延を少
なくすることができる。
体の遅延時間が短いので、その分フラグ信号の遅延を少
なくすることができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例ではカ
ウンタの後段にラッチ回路を接続して1サイクル前のア
ドレスを保持させるようにしているが、ラッチ回路を設
ける代わりに、ライトカウンタWACやリードカウンタ
RACと共に、それらよりもlサイクルずつ遅れてカウ
ント数が進行するようなカウンタを併せて設け、このカ
ウンタの値と現在アドレスを発生するカウンタの値とを
比較してフラグ信号を形成するようにしてもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例ではカ
ウンタの後段にラッチ回路を接続して1サイクル前のア
ドレスを保持させるようにしているが、ラッチ回路を設
ける代わりに、ライトカウンタWACやリードカウンタ
RACと共に、それらよりもlサイクルずつ遅れてカウ
ント数が進行するようなカウンタを併せて設け、このカ
ウンタの値と現在アドレスを発生するカウンタの値とを
比較してフラグ信号を形成するようにしてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるFIFOに適用した
場合について説明したが、この発明はそれに限定される
ものでなく、FILO(ファストイン・ラーストアウト
方式のメモリ)その他アドレス発生手段を有するメモリ
もしくはメモリをコントロールする装置(DMAコント
ローラ等)に利用することができる。
をその背景となった利用分野であるFIFOに適用した
場合について説明したが、この発明はそれに限定される
ものでなく、FILO(ファストイン・ラーストアウト
方式のメモリ)その他アドレス発生手段を有するメモリ
もしくはメモリをコントロールする装置(DMAコント
ローラ等)に利用することができる。
[発明の効果]
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、回路規模を増大させることなくFIFOにお
けるフラグ信号の発生遅延時間を短縮し、リード・ライ
トの誤動作を防止できる。
けるフラグ信号の発生遅延時間を短縮し、リード・ライ
トの誤動作を防止できる。
第1図は本発明をFIFOメモリに適用した場合の一実
施例を示すブロック図、 第2図は従来のFIFOメモリにおけるフラグ発生方式
の一例を示すブロック図である。 WAC,RAC・・・・アドレス発生手段(カウンタ)
、LATIO〜LAT22・・・・ラッチ回路、GOM
PI、GOMP2・・・・比較器。
施例を示すブロック図、 第2図は従来のFIFOメモリにおけるフラグ発生方式
の一例を示すブロック図である。 WAC,RAC・・・・アドレス発生手段(カウンタ)
、LATIO〜LAT22・・・・ラッチ回路、GOM
PI、GOMP2・・・・比較器。
Claims (1)
- 【特許請求の範囲】 1、データ記憶部と、該データ記憶部に対する書込み用
アドレスを発生するライトアドレス発生手段と、読出し
用アドレスを発生するリードアドレス発生手段と、上記
各アドレス発生手段で発生されたアドレスの1サイクル
前のアドレスを保持もしくは発生する手段と、2つのア
ドレスを比較する比較器とを備え、現在のライトアドレ
スと1サイクル前のリードアドレスとを比較器で比較し
て一致したときにおよび現在のリードアドレスと1サイ
クル前のライトアドレスとを比較器で比較して一致した
ときにそれぞれのメモリの状態を示す信号を発生させる
ように構成したことを特徴とする半導体メモリ。 2、上記各アドレス発生手段は、クロック信号によって
動作されるカウンタによってそれぞれ構成されているこ
とを特徴とする請求項1記載の半導体メモリ。 3、上記各アドレス発生手段の後段には、上記クロック
信号によってアドレス発生手段により発生されたアドレ
スをラッチするラッチ回路もしくはレジスタが接続され
ていることを特徴とする請求項1もしくは請求項2記載
の半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1275841A JPH03141092A (ja) | 1989-10-25 | 1989-10-25 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1275841A JPH03141092A (ja) | 1989-10-25 | 1989-10-25 | 半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03141092A true JPH03141092A (ja) | 1991-06-17 |
Family
ID=17561180
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1275841A Pending JPH03141092A (ja) | 1989-10-25 | 1989-10-25 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03141092A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5247485A (en) * | 1990-10-04 | 1993-09-21 | Kabushiki Kaisha Toshiba | Memory device |
JP2004510216A (ja) * | 2000-06-09 | 2004-04-02 | ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク | 混合された非同期および同期システム用少待ち時間fifo回路 |
-
1989
- 1989-10-25 JP JP1275841A patent/JPH03141092A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5247485A (en) * | 1990-10-04 | 1993-09-21 | Kabushiki Kaisha Toshiba | Memory device |
JP2004510216A (ja) * | 2000-06-09 | 2004-04-02 | ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク | 混合された非同期および同期システム用少待ち時間fifo回路 |
JP2011227919A (ja) * | 2000-06-09 | 2011-11-10 | Trustees Of Columbia Univ In The City Of New York | 混合された非同期および同期システム用少待ち時間fifo回路 |
JP4849763B2 (ja) * | 2000-06-09 | 2012-01-11 | ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク | 混合された非同期および同期システム用少待ち時間fifo回路 |
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