JPH03141092A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体記憶技術さらには半導体メモリにおける
記憶データの有無を示すフラグ信号の形式方式に適用し
て特に有効な技術に関し、例えばファーストイン・ファ
ーストアウト方式のメモリに利・用して有効な技術に関
する。

［従来の技術］ ファーストイン・ファーストアウト方式のメモリ（以下
、ＦＩＦＯと称する）は、記憶データを書込み順に読み
出すメモリで、例えば高速のマイクロプロセッサが低速
の周辺ＬＳＩにコマンドやデータを送る際のバッファメ
モリとして使用される。

通常、ＦＩＦＯはＲＡＭ　（ランダム・アクセス・メモ
リ）に比べて記憶容量が小さくされている。

そのため、リード回数が少ないと記憶データが一杯にな
ってそれ以上書込み続けると未だ読み出されていないデ
ータの上に新しいデータを書き込んでしまうことになる
。そこで、ライトデータでメモリが一杯になるとフルフ
ラグ信号を発生してマイクロプロセッサ等に知らせる。

また、マイクロプロセッサによる書込みが中断している
間に、読出しが進んで最新のライトデータに追い着いた
後も読出しを続けると、−度読出しが行なわれたデータ
が再び読み出されてしまう。そこでＦＩＦＯは、−度書
き込まれたデータが−通り読み出され、それ以上読み出
すべき新しいデータがないときはエンプティフラグ信号
を発生して、それ以上の読出しを禁止するように構成さ
れる。

従来、例えば■日立製作新製　８Ｍ６３９２１のような
ＦＩＦＯでは第２図に示すようにライトアドレスカウン
タＷＡＣとリードアドレスカウンタＲＡＣの値を演算器
ＡＬＵで減算し、その出力結果をデコーダＤＥＣＩ、Ｄ
ＥＣ２によってデコードすることで上記フルフラグ信号
やエンプティフラグ信号を発生していた。

すなわち、ライトアドレスからリードアドレスを引いた
結果がｒｌノのときはエンプティフラグ信号ＥＦを、ま
たライトアドレスからリードアドレスを引いた結果が［
−１」のときはフルフラグ信号ＦＦをそれぞれ発生して
いた。

［発明が解決しようとする課題］ ライトアドレスとリードアドレスの減算によりフラグを
発生する従来の方式にあっては演算器の速度がキャリー
の伝搬速度に依存するため、段数すなわちアドレスのビ
ット数が多くなるほどフラグ信号の発生が遅れ、誤った
リードライトが行なわれるおそれがあるという問題点が
あった。

これを回避するため、キャリールックアヘッド方式の演
算器を用いる方式も考えられるが、キャリールックアヘ
ッド方式の演算器を用いると、回路規模が大きくなり、
占有面積の増加さらにはチップサイズの増大を招くとい
う問題点があった。

本発明の目的は、回路規模を増大させることなくＦＩＦ
Ｏにおけるフラグ信号の発生遅延時間を短縮し、リード
・ライトの誤動作を防止できるようにすることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、現在のライトアドレスの１サイクル前のライ
トアドレスを保持するラッチもしくはレジスタと、現在
のリードアドレスの１サイクル前のリードアドレスを保
持するラッチもしくはレジスタとを設け、現在のライト
アドレスと１サイクル前のリードアドレスとを比較器で
比較して一致したときにフルフラグ信号を発生するとと
もに、現在のリードアドレスと１サイクル前のライトア
ドレスとを比較器で比較して一致したときにエンプティ
フラグ信号を発生させるようにするものである。

［作用コ 上記した手段によれば、アドレスの比較でフラグ信号を
発生しているので、演算器を使用したときのようにキャ
リーの伝搬によってフラグの発生が遅れることがないと
ともに、キャリールックアヘッド方式の演算器のように
回路規模が大きくなることもない。

［実施例］ 第１図には本発明をＦＩＦＯに適用した場合の一実施例
が示されている。

同図において、Ｍ−ＡＲＹはデュアルポートのスタティ
ク型メモリセルがマトリックス状に配置されているメモ
リアレイ部で、図示しないがこのメモリアレイ部にはワ
ード線駆動回路やセンスアンプ等、データの読出し書込
みに必要な回路が含まれている。また、アドレス発生手
段としてのライトカウンタＷＡＣとリードカウンタＲＡ
Ｃが、通常のＲＡＭにおける場合と同じように連続した
アドレスを発生するものであるときは、メモリアレイ部
Ｍ−ＡＲＹ内にはライト用とリード用にそれぞれアドレ
スデコーダが設けられる。ライトカウンタＷＡＣは外部
から供給されるライトクロックＷＣＫによってカウント
アツプされ、リードカウンタＲＡＣは外部から供給され
る非同期のり−ドクロックＲＣＫによってアップされる
この実施例ではライトカウンタＷＡＣの次段に２つのラ
ッチ回路ＬＡＴ１０．ＬＡＴ　１１が、またリードカウ
ンタＲＡＣの次段にも２つのラッチ回路ＬＡＴ２０．Ｌ
ＡＴ２１がそれぞれ接続されている。さらに、上記ラッ
チ回路のうちＬＡＴ　１１とＬＡＴ２１の後段には第２
のラッチ回路ＬＡＴ１２とＬＡＴ２２がそれぞれシリー
ズに接続されている。

そして、上記ラッチ回路ＬＡＴＩＯとＬＡＴ　１１は外
部から供給されるライトクロックＷＣＫによってライト
カウンタＷＡＣの現在アドレスＷ＾をラッチする。また
、ラッチ回路ＬＡＴ２０とＬＡＴ２１は、リードクロッ
クＲＣＫによってり−ドカウンタＲＡＣの現在アドレス
Ｒ＾をラッチする。さらに、第２のラッチ回路ＬＡＴ１
２とＬＡＴ２２は、それぞれライトクロックＷＣＫとり
一ドクロックＲＣＫによって、前段のラッチ回路ＬＡＴ
Ｉ　ｌ、ＬＡＴ２１に保持されているアドレスＷ＾、Ｒ
＾をラッチする。

これによって、ラッチ回路ＬＡＴ１２にはラッチ回路Ｌ
ＡＴ１０に保持されている現在アドレスの１サイクル前
のアドレスが、またラッチ回路ＬＡＴ２２にはラッチ回
路ＬＡＴ２０に保持されている現在アドレスの１サイク
ル前のアドレスが保持されるようになる。

そして、上記ラッチ回路ＬＡＴＩＯ〜ＬＡＴ２２のうち
ラッチ回路ＬＡＴ　Ｉ　Ｏに保持されている現在のライ
トアドレスＷ＾と、ラッチ回路ＬＡＴ２２に保持されて
いるｌサイクル前のリードアドレスＲ＾−１とが比較器
ＧＯＭＰＩに供給されて比較され、両者が一致すると一
致検出信号が出力される。ここで、現在のライトアドレ
スＷ＾とｌサイクル前のリードアドレスＲＡ−、とが一
致したということはライトがリードに先行することでラ
イトアドレスがリードアドレスに追い着いたということ
であり、これはメモリアレイが一杯になったことを意味
する。従って比較器ＧＯＭＰＩから出力される一致検出
信号は、フルフラグ信号ＦＦとして図示しないバッファ
を介して外部へ出力させることができる。

一方、ラッチ回路ＬＡＴ２０に保持されている現在のリ
ードアドレスＲ＾と、ラッチ回路ＬＡＴ１２に保持され
ているｌサイクル前のライトアドレスＷＡ−，とは比較
器ＣＯＭＰ２に供給されて比較され、両者が一致すると
一致検出信号が出力される。ここで、現在のリードアド
レスＲ＾とｌサイクル前のライトアドレスＷＡ−，とが
一致したということは、ライトが休止もしくは中断して
いる間にリードが繰り返されてリードアドレスがライト
アドレスに追い着いたということであり、これはメモリ
アレイが空になったことを意味する。従って、比較器Ｇ
ＯＭＰ２から出力される一致検出信号はエンプティフラ
グ信号ＥＦとしてバッファを介して外部へ出力させるこ
とができる。

なお、上記回路が常に正常に動作することを保証するた
めには、初期状態でラッチ回路ＬＡＴＩＯ，ＬＡＴＩＩ
とＬＡＴ２０．ＬＡＴ２１とをオールｒＱＪにクリアし
て、ラッチ回路ＬＡＴ　１２とＬＡＴ２２はオール「１
」にセットしておくとよい。

上記実施例ではライトカウンタＷＡＣとリードカウンタ
ＲＡＣの次段にカウンタの値を保持するラッチ回路を設
けているが、ライトカウンタＷＡＣとリードカウンタＲ
ＡＣが比較器ＧＯＭＰＩ。

ＣＯＭＰ２における比較に要する時間以上アドレスを保
持可能な回路であれば、ラッチ回路ＬＡＴｌＯ〜ＬＡＴ
２２のうちＬＡＴ１２とＬＡＴ２２のみ残して他を省略
し、カウンタの値を直接比較器に入れるように構成して
もよい。

さらに、ラッチ回路ＬＡＴ１２やＬＡＴ２２の後段にさ
らにラッチ回路を複数接続してそのラッチアドレスとカ
ウンタの現在アドレスとを比較する比較器を設けて残り
データが数個になったときやメモリアレイ内に数個の空
きエリアが生じたときにもそのことを知らせる信号（オ
ールモースト・フルフラグおよびオールモースト・エン
プティフラグ）を発生させるようにしてもよい。

なお、上記実施例ではアドレス発生手段としてカウンタ
を用いているが、ライトカウンタＷＡＣとリードカウン
タＲＡＣはビットシフト機能を有するシフトレジスタで
構成することが可能であり、その場合、メモリアレイ部
Ｍ−ＡＲＹのアドレスデコーダは不要となり、カウンタ
の信号を直接ワード線駆動回路に入れることで各々１本
のワード線のみを選択レベルにすることができる。

以上説明したように上記実施例は、現在のライトアドレ
スの１サイクル前のライトアドレスを保持するラッチも
しくはレジスタと、現在のリードアドレスの１サイクル
前のリードアドレスを保持するラッチもしくはレジスタ
とを設け、現在のライトアドレスと１サイクル前のリー
ドアドレスとを比較器で比較して一致したときにフルフ
ラグ信号を発生するとともに、現在のリードアドレスと
１サイクル前のライトアドレスとを比較器で比較して一
致したときにエンプティフラグ信号を発生させるように
したので、演算器を使用したときのようにキャリーの伝
搬によってフラグの発生が遅れることがないとともに、
キャリールックアヘッド方式の演算器のように回路規模
が大きくなることもない。これによって回路規模を増大
させることなくＦＩＦＯにおけるフラグ信号の発生遅延
時間を短縮し、リード・ライトの誤動作を防止できると
いう効果がある。

また、比較器はデコーダに比べてゲート段数が少なく全
体の遅延時間が短いので、その分フラグ信号の遅延を少
なくすることができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例ではカ
ウンタの後段にラッチ回路を接続して１サイクル前のア
ドレスを保持させるようにしているが、ラッチ回路を設
ける代わりに、ライトカウンタＷＡＣやリードカウンタ
ＲＡＣと共に、それらよりもｌサイクルずつ遅れてカウ
ント数が進行するようなカウンタを併せて設け、このカ
ウンタの値と現在アドレスを発生するカウンタの値とを
比較してフラグ信号を形成するようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＦＩＦＯに適用した
場合について説明したが、この発明はそれに限定される
ものでなく、ＦＩＬＯ（ファストイン・ラーストアウト
方式のメモリ）その他アドレス発生手段を有するメモリ
もしくはメモリをコントロールする装置（ＤＭＡコント
ローラ等）に利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、回路規模を増大させることなくＦＩＦＯにお
けるフラグ信号の発生遅延時間を短縮し、リード・ライ
トの誤動作を防止できる。

【図面の簡単な説明】

第１図は本発明をＦＩＦＯメモリに適用した場合の一実
施例を示すブロック図、 第２図は従来のＦＩＦＯメモリにおけるフラグ発生方式
の一例を示すブロック図である。 ＷＡＣ，ＲＡＣ・・・・アドレス発生手段（カウンタ）
、ＬＡＴＩＯ〜ＬＡＴ２２・・・・ラッチ回路、ＧＯＭ
ＰＩ、ＧＯＭＰ２・・・・比較器。

Claims (1)

1. 【特許請求の範囲】 １、データ記憶部と、該データ記憶部に対する書込み用
   アドレスを発生するライトアドレス発生手段と、読出し
   用アドレスを発生するリードアドレス発生手段と、上記
   各アドレス発生手段で発生されたアドレスの１サイクル
   前のアドレスを保持もしくは発生する手段と、２つのア
   ドレスを比較する比較器とを備え、現在のライトアドレ
   スと１サイクル前のリードアドレスとを比較器で比較し
   て一致したときにおよび現在のリードアドレスと１サイ
   クル前のライトアドレスとを比較器で比較して一致した
   ときにそれぞれのメモリの状態を示す信号を発生させる
   ように構成したことを特徴とする半導体メモリ。 ２、上記各アドレス発生手段は、クロック信号によって
   動作されるカウンタによってそれぞれ構成されているこ
   とを特徴とする請求項１記載の半導体メモリ。 ３、上記各アドレス発生手段の後段には、上記クロック
   信号によってアドレス発生手段により発生されたアドレ
   スをラッチするラッチ回路もしくはレジスタが接続され
   ていることを特徴とする請求項１もしくは請求項２記載
   の半導体メモリ。