JP3165598B2 - 先入先出メモリのバスインタフェース装置 - Google Patents
先入先出メモリのバスインタフェース装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
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- G—PHYSICS
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
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Description
【０００１】
【産業上の利用分野】本発明は、先入先出メモリのバス
インタフェース装置に係るもので、詳しくは、一方向の
ライト（write)およびリード（read) 可能な先入先出機
（ＦＩＦＯ）が両方側方向のデータバスで順次アクセス
を行なう場合、それらデータが衝突されずに先入先出の
機能を行ない得る先入先出メモリのバスインタフェース
装置に関するものである。
インタフェース装置に係るもので、詳しくは、一方向の
ライト（write)およびリード（read) 可能な先入先出機
（ＦＩＦＯ）が両方側方向のデータバスで順次アクセス
を行なう場合、それらデータが衝突されずに先入先出の
機能を行ない得る先入先出メモリのバスインタフェース
装置に関するものである。
【０００２】
【従来の技術】従来、先入先出メモリの制御装置におい
ては、図４に示したように、ライト信号およびリード信
号をそれぞれカウントする第１，第２リップルカウンタ
１，２と、それら第１，第２リップルカウンタ１，２の
カウント値の差異を計算する減算器３と、前記ライト信
号により該減算器３の出力信号をデコーディングし１６
ビットのライトイネーブル信号およびリードイネーブル
信号を出力するデコーダ４と、前記減算器３の出力信号
およびスレッショルドレベル（Threshold Level)を比較
して空（empty)信号およびフル（full) 信号を出力する
比較器５と、前記デコーダ４から出力するライトイネー
ブル信号およびリードイネーブル信号により先入先出機
能を行なう先入先出メモリセル６とを備えていた。
ては、図４に示したように、ライト信号およびリード信
号をそれぞれカウントする第１，第２リップルカウンタ
１，２と、それら第１，第２リップルカウンタ１，２の
カウント値の差異を計算する減算器３と、前記ライト信
号により該減算器３の出力信号をデコーディングし１６
ビットのライトイネーブル信号およびリードイネーブル
信号を出力するデコーダ４と、前記減算器３の出力信号
およびスレッショルドレベル（Threshold Level)を比較
して空（empty)信号およびフル（full) 信号を出力する
比較器５と、前記デコーダ４から出力するライトイネー
ブル信号およびリードイネーブル信号により先入先出機
能を行なう先入先出メモリセル６とを備えていた。
【０００３】そして、このように構成された従来先入先
出メモリの制御装置の作用を説明すると次のようであっ
た。まず、初期化された後、ライト信号の増加により第
１リップルカウンタ１の４ビット出力値が増加され、リ
ード信号により第２リップルカウンタ２の４ビット出力
値が増加されると、減算器３からそれら２つの信号の差
異ｗｒｉｔｅ−ｒｅａｄ信号が出力され、比較器５でス
レッショルドレベル値と比較される。次いで、前記減算
器３の出力信号が前記スレッショルドレベル値と異なる
と該比較器５から空信号が出力され、スレッショルドレ
ベルと同様であるとフル信号が出力される。一方、前記
減算器３から出力する信号はデコーダ４に入力され、ラ
イト信号に同期されて先入先出メモリセル６を駆動させ
るための１６ビットライトイネーブル信号およびリード
イネーブル信号として出力される。次いで、該先入先出
メモリセル６ではライトポイントおよびリードポイント
を動かさずに決められた位置のみがアクセスされ、前記
デコーダ４から出力された該当のライトイネーブル信号
およびリードイネーブル信号に対してのみ先入先出機能
が行なわれるようになる。
出メモリの制御装置の作用を説明すると次のようであっ
た。まず、初期化された後、ライト信号の増加により第
１リップルカウンタ１の４ビット出力値が増加され、リ
ード信号により第２リップルカウンタ２の４ビット出力
値が増加されると、減算器３からそれら２つの信号の差
異ｗｒｉｔｅ−ｒｅａｄ信号が出力され、比較器５でス
レッショルドレベル値と比較される。次いで、前記減算
器３の出力信号が前記スレッショルドレベル値と異なる
と該比較器５から空信号が出力され、スレッショルドレ
ベルと同様であるとフル信号が出力される。一方、前記
減算器３から出力する信号はデコーダ４に入力され、ラ
イト信号に同期されて先入先出メモリセル６を駆動させ
るための１６ビットライトイネーブル信号およびリード
イネーブル信号として出力される。次いで、該先入先出
メモリセル６ではライトポイントおよびリードポイント
を動かさずに決められた位置のみがアクセスされ、前記
デコーダ４から出力された該当のライトイネーブル信号
およびリードイネーブル信号に対してのみ先入先出機能
が行なわれるようになる。
【０００４】
【発明が解決しようとする課題】しかるに、このような
従来の先入先出メモリの制御装置においては、単一方向
のデータバスを利用する構造になっているため、ホスト
（host) および周辺機器（perioheral) を有する二重の
データバス構造においては、データの衝突が発生すると
いう不都合な点があった。かつ、１つのメモリをホスト
および周辺機器が共用する場合は、別途にライト信号お
よびリード信号を制御する回路が必要になって煩雑であ
るという不都合な点があった。
従来の先入先出メモリの制御装置においては、単一方向
のデータバスを利用する構造になっているため、ホスト
（host) および周辺機器（perioheral) を有する二重の
データバス構造においては、データの衝突が発生すると
いう不都合な点があった。かつ、１つのメモリをホスト
および周辺機器が共用する場合は、別途にライト信号お
よびリード信号を制御する回路が必要になって煩雑であ
るという不都合な点があった。
【０００５】それで、このような問題点を解決するため
本発明者たちは研究を重ねた結果、次のような先入先出
メモリのバスインタフェース装置を提供しようとするも
のである。
本発明者たちは研究を重ねた結果、次のような先入先出
メモリのバスインタフェース装置を提供しようとするも
のである。
【０００６】本発明の目的は、両方側方向でメモリのア
クセスを行なう場合、ホスト側および周辺機器側で発生
したライト信号の優先順位に従ってデータ方向を設定
し、データが衝突されずに簡単な論理により両方側方向
の先入先出機能を行ない得る先入先出メモリのバスイン
タフェース装置を提供しようとするものである。
クセスを行なう場合、ホスト側および周辺機器側で発生
したライト信号の優先順位に従ってデータ方向を設定
し、データが衝突されずに簡単な論理により両方側方向
の先入先出機能を行ない得る先入先出メモリのバスイン
タフェース装置を提供しようとするものである。
【０００７】
【課題を解決するための手段】そして、このような願発
明の目的は、ホスト側のライト信号および周辺機器側の
ライト信号を論理和する第１のＯＲゲートと、；ホスト
側のリード信号および周辺機器側のリード信号を論理和
する第２のＯＲゲートと；第１と第２のＯＲゲートへの
ライト信号またはリード信号に依存して入出力端子を通
じてホスト側および周辺機器側へのデータ信号の先入れ
先出し機能を行なう先入れ先出しメモリと；複数のＮＯ
Ｒゲートと複数のインバータを含み、ホスト側のライト
信号が周辺機器側のライト信号より先に発生すれば第１
方向決定信号を出力し、周辺機器側のライト信号がホス
ト側のライト信号より先に発生すれば第２方向決定信号
を出力する方向決定部と；ライトの動作時に方向決定部
の第１方向決定信号によってイネーブルされて、ホスト
側から入力されたデータ信号を先入れ先出しメモリの入
力端子にスイッチングさせる第１データスイッチング部
と；リードの動作時にホスト側のリード信号によりイネ
ーブルされて、先入れ先出しメモリセルからリードされ
たデータ信号をデータバスにスイッチングさせる第２デ
ータスイッチング部と；方向決定部の第２方向決定信号
によりイネーブルされて、ライト信号の動作時にデータ
バスを通じて入力された周辺機器側のデータ信号を先入
れ先出しメモリの入力端子にスイッチングさせ、リード
の動作時に先入れ先出しメモリからリードされた周辺機
器側のデータ信号をホスト側への出力端子に伝達させる
第３データスイッチング部とを備えた先入れ先出しメモ
リのバスインタフェース装置を構成することによって達
成される。
明の目的は、ホスト側のライト信号および周辺機器側の
ライト信号を論理和する第１のＯＲゲートと、；ホスト
側のリード信号および周辺機器側のリード信号を論理和
する第２のＯＲゲートと；第１と第２のＯＲゲートへの
ライト信号またはリード信号に依存して入出力端子を通
じてホスト側および周辺機器側へのデータ信号の先入れ
先出し機能を行なう先入れ先出しメモリと；複数のＮＯ
Ｒゲートと複数のインバータを含み、ホスト側のライト
信号が周辺機器側のライト信号より先に発生すれば第１
方向決定信号を出力し、周辺機器側のライト信号がホス
ト側のライト信号より先に発生すれば第２方向決定信号
を出力する方向決定部と；ライトの動作時に方向決定部
の第１方向決定信号によってイネーブルされて、ホスト
側から入力されたデータ信号を先入れ先出しメモリの入
力端子にスイッチングさせる第１データスイッチング部
と；リードの動作時にホスト側のリード信号によりイネ
ーブルされて、先入れ先出しメモリセルからリードされ
たデータ信号をデータバスにスイッチングさせる第２デ
ータスイッチング部と；方向決定部の第２方向決定信号
によりイネーブルされて、ライト信号の動作時にデータ
バスを通じて入力された周辺機器側のデータ信号を先入
れ先出しメモリの入力端子にスイッチングさせ、リード
の動作時に先入れ先出しメモリからリードされた周辺機
器側のデータ信号をホスト側への出力端子に伝達させる
第３データスイッチング部とを備えた先入れ先出しメモ
リのバスインタフェース装置を構成することによって達
成される。
【０００８】
【作用】ホスト側のライト信号が周辺機器側のライト信
号よりも先に発生する場合、ライトの動作時には、方向
決定部により第１データスイッチング部がイネーブルさ
れ、第２，第３データスイッチング部がディスエーブル
されて、ホスト側の入力データが第１データスイッチン
グ部を通って先入先出メモリセルに貯蔵される。かつ、
リードの動作時には、先入先出メモリセルに貯蔵された
データが第２データスイッチング部を通ってデータバス
に伝達される。
号よりも先に発生する場合、ライトの動作時には、方向
決定部により第１データスイッチング部がイネーブルさ
れ、第２，第３データスイッチング部がディスエーブル
されて、ホスト側の入力データが第１データスイッチン
グ部を通って先入先出メモリセルに貯蔵される。かつ、
リードの動作時には、先入先出メモリセルに貯蔵された
データが第２データスイッチング部を通ってデータバス
に伝達される。
【０００９】一方、周辺機器側のライト信号がホスト側
のライト信号よりも先に発生する場合、ライトの動作時
には、方向決定部により第１，第２データスイッチング
部がディスエーブルされ、第３データスイッチング部が
イネーブルされて周辺機器側の入力データが第３データ
スイッチング部を通って先入先出メモリセルに貯蔵され
る。また、リードの動作時には、先入先出メモリセルに
貯蔵されたデータがホスト側の出力端子に伝達される。
のライト信号よりも先に発生する場合、ライトの動作時
には、方向決定部により第１，第２データスイッチング
部がディスエーブルされ、第３データスイッチング部が
イネーブルされて周辺機器側の入力データが第３データ
スイッチング部を通って先入先出メモリセルに貯蔵され
る。また、リードの動作時には、先入先出メモリセルに
貯蔵されたデータがホスト側の出力端子に伝達される。
【００１０】
【実施例】以下、本発明の実施例に対し図面を用いて詳
細に説明する。
細に説明する。
【００１１】図１に示したように、本発明に係る先入先
出メモリのバスインタフェース装置においては、ホスト
側ライト信号ＷＲＩＴＥ１よび周辺機器側ライト信号Ｗ
ＲＩＴＥ２を論理合わせるＯＲ１ゲート１１と、ホスト
側リード信号ＲＥＡＤ１および周辺機器側リード信号Ｒ
ＥＡＤ２を論理合わせるＯＲ２ゲート１２と、それらＯ
Ｒ１ゲート１１，ＯＲ２ゲート１２の出力信号により入
出力端子ＩＤ，ＯＤを通してデータの先入先出を行なう
先入先出メモリセル１３と、前記ホスト側ライト信号Ｗ
ＲＩＴＥ１および周辺機器側ライト信号ＷＲＩＴＥ２の
発生順位に従い方向決定信号ＨＷ１，ＨＷ２を出力する
方向決定部１４と、該方向決定部１４の方向決定信号Ｈ
Ｗ１によりホストデータ入力端子ＨＤＩを通って入力す
るデータを前記先入先出メモリセル１３の入力端子ＩＤ
にスイッチングさせる第１データスイッチング部１５
と、前記ホスト側リード信号ＲＥＡＤ１により前記先入
先出メモリセル１３の出力端子ＯＤに出力されるデータ
をデータベースＤＢにスイッチングする第２データスイ
ッチング部１６と、前記方向決定部１４の方向決定信号
ＨＷ２により前記データバスＤＢから入力されるデータ
を前記先入先出メモリセル１３の入力端子ＩＤにスイッ
チングしホストデータ出力端子ＨＤＯに出力させる第３
データスイッチング部１７とを備えている。かつ、前記
方向決定部１４は、ホスト側ライト信号ＷＲＩＴＥ１お
よび周辺機器側ライト信号ＷＲＩＴＥ２がそれぞれ一方
側入力端子に印加する各ＮＯＲゲートＮＯＲ１，ＮＯＲ
２の他方側入力端子がそれらＮＯＲゲートＮＯＲ１，Ｎ
ＯＲ２の出力端子に行き違って接続され、それらＮＯＲ
ゲートＮＯＲ１，ＮＯＲ２の出力端子が各インバータ１
１，１２の入力端子に接続され、それらインバータ１
１，１２の出力端子ＨＷ１，ＨＷ２は前記第１，第３デ
ータスイッチング部１５，１７のイネーブル端子ＥＮ
１，ＥＮ３にそれぞれ接続されて構成されている。また
前記第１，第２，第３データスイッチング部１５，１
６，１７の各イネーブル端子ＥＮにはバッファＢ０〜Ｂ
７の電源端子がそれぞれ連結されている。
出メモリのバスインタフェース装置においては、ホスト
側ライト信号ＷＲＩＴＥ１よび周辺機器側ライト信号Ｗ
ＲＩＴＥ２を論理合わせるＯＲ１ゲート１１と、ホスト
側リード信号ＲＥＡＤ１および周辺機器側リード信号Ｒ
ＥＡＤ２を論理合わせるＯＲ２ゲート１２と、それらＯ
Ｒ１ゲート１１，ＯＲ２ゲート１２の出力信号により入
出力端子ＩＤ，ＯＤを通してデータの先入先出を行なう
先入先出メモリセル１３と、前記ホスト側ライト信号Ｗ
ＲＩＴＥ１および周辺機器側ライト信号ＷＲＩＴＥ２の
発生順位に従い方向決定信号ＨＷ１，ＨＷ２を出力する
方向決定部１４と、該方向決定部１４の方向決定信号Ｈ
Ｗ１によりホストデータ入力端子ＨＤＩを通って入力す
るデータを前記先入先出メモリセル１３の入力端子ＩＤ
にスイッチングさせる第１データスイッチング部１５
と、前記ホスト側リード信号ＲＥＡＤ１により前記先入
先出メモリセル１３の出力端子ＯＤに出力されるデータ
をデータベースＤＢにスイッチングする第２データスイ
ッチング部１６と、前記方向決定部１４の方向決定信号
ＨＷ２により前記データバスＤＢから入力されるデータ
を前記先入先出メモリセル１３の入力端子ＩＤにスイッ
チングしホストデータ出力端子ＨＤＯに出力させる第３
データスイッチング部１７とを備えている。かつ、前記
方向決定部１４は、ホスト側ライト信号ＷＲＩＴＥ１お
よび周辺機器側ライト信号ＷＲＩＴＥ２がそれぞれ一方
側入力端子に印加する各ＮＯＲゲートＮＯＲ１，ＮＯＲ
２の他方側入力端子がそれらＮＯＲゲートＮＯＲ１，Ｎ
ＯＲ２の出力端子に行き違って接続され、それらＮＯＲ
ゲートＮＯＲ１，ＮＯＲ２の出力端子が各インバータ１
１，１２の入力端子に接続され、それらインバータ１
１，１２の出力端子ＨＷ１，ＨＷ２は前記第１，第３デ
ータスイッチング部１５，１７のイネーブル端子ＥＮ
１，ＥＮ３にそれぞれ接続されて構成されている。また
前記第１，第２，第３データスイッチング部１５，１
６，１７の各イネーブル端子ＥＮにはバッファＢ０〜Ｂ
７の電源端子がそれぞれ連結されている。
【００１２】このように構成された本発明に係る先入先
出メモリのバスインタフェース装置の作用を説明すると
次のようである。まず、ホスト側および周辺機器側から
ライト信号ＷＲＩＴＥ１，ＷＲＩＴＥ２およびリード信
号ＲＥＡＤ１，ＲＥＡＤ２がそれぞれ発生すると、ＯＲ
Ｉゲート１１ではライト信号ＷＲＩＴＥ１，ＷＲＩＴＥ
２が論理合わせされ、ＯＲ２ゲート１２ではリード信号
ＲＥＡＤ１，ＲＥＡＤ２が論理合わされて先入先出メモ
リセル１３に出力される。次いで、該先入先出メモリセ
ル１３では前記ライト信号ＷＲＩＴＥ１，ＷＲＩＴＥ２
により入力端子ＩＤおよび出力端子ＯＤを通して先入先
出機能が行なわれるが、前記ホストおよび周辺機器中、
いずれの一方側のライト信号が初めに発生したかに従
い、方向決定部１４の出力信号ＨＷ１，ＨＷ２が“１”
または“０”に決定される。すなわち、図３（Ａ），
（Ｂ）に示したように、ホスト側のライト信号ＷＲＩＴ
Ｅ１，リード信号ＲＥＡＤ１が初めに発生すると、それ
ら信号は先入先出メモリセル１３のライトおよびリード
信号に動作され、前記方向決定部１４のＮＯＲゲートＮ
ＯＲ１，ＮＯＲ２にはライト信号ＷＲＩＴＥ１，ＷＲＩ
ＴＥ２がそれぞれ入力されてラッチされ、“０”と
“１”が出力されてそれぞれインバータ１１，１２に印
加され、該インバータ１１の出力信号ＨＷ１は図３
（Ｅ）に示したように“１”になり、インバータ１２の
出力信号ＨＷ２は“０”になる。したがって、第１デー
タスイッチング部１５はイネーブルされ、第３データス
イッチング部１７はディスエーブルされるので、ホスト
データ入力端子ＨＤＩに印加したデータは前記第１デー
タスイッチング部１５を通って前記先入先出メモリセル
１３の入力端子ＩＤに伝達され、該先入先出メモリセル
１３に貯蔵される。この場合、図３（Ｂ）に示したよう
なリード信号ＲＥＡＤ１により第２データスイッチング
部１６がイネーブルされているため、リード動作の場合
は、出力端子ＯＤおよび第２データスイッチング部１６
を通って先入先出メモリセル１３から読まれたデータは
データバスＤＢに伝達される。かつ、ライトデータ区間
は図３（Ｆ）に示したように、周辺機器側ライト信号
（図３（Ｃ）参照）が発生する以前までであり、リード
データ区間は図３（Ｇ）に示したように、ホスト側リー
ド信号（図３（Ｂ）参照）がイネーブルされる区間まで
有効になる。
出メモリのバスインタフェース装置の作用を説明すると
次のようである。まず、ホスト側および周辺機器側から
ライト信号ＷＲＩＴＥ１，ＷＲＩＴＥ２およびリード信
号ＲＥＡＤ１，ＲＥＡＤ２がそれぞれ発生すると、ＯＲ
Ｉゲート１１ではライト信号ＷＲＩＴＥ１，ＷＲＩＴＥ
２が論理合わせされ、ＯＲ２ゲート１２ではリード信号
ＲＥＡＤ１，ＲＥＡＤ２が論理合わされて先入先出メモ
リセル１３に出力される。次いで、該先入先出メモリセ
ル１３では前記ライト信号ＷＲＩＴＥ１，ＷＲＩＴＥ２
により入力端子ＩＤおよび出力端子ＯＤを通して先入先
出機能が行なわれるが、前記ホストおよび周辺機器中、
いずれの一方側のライト信号が初めに発生したかに従
い、方向決定部１４の出力信号ＨＷ１，ＨＷ２が“１”
または“０”に決定される。すなわち、図３（Ａ），
（Ｂ）に示したように、ホスト側のライト信号ＷＲＩＴ
Ｅ１，リード信号ＲＥＡＤ１が初めに発生すると、それ
ら信号は先入先出メモリセル１３のライトおよびリード
信号に動作され、前記方向決定部１４のＮＯＲゲートＮ
ＯＲ１，ＮＯＲ２にはライト信号ＷＲＩＴＥ１，ＷＲＩ
ＴＥ２がそれぞれ入力されてラッチされ、“０”と
“１”が出力されてそれぞれインバータ１１，１２に印
加され、該インバータ１１の出力信号ＨＷ１は図３
（Ｅ）に示したように“１”になり、インバータ１２の
出力信号ＨＷ２は“０”になる。したがって、第１デー
タスイッチング部１５はイネーブルされ、第３データス
イッチング部１７はディスエーブルされるので、ホスト
データ入力端子ＨＤＩに印加したデータは前記第１デー
タスイッチング部１５を通って前記先入先出メモリセル
１３の入力端子ＩＤに伝達され、該先入先出メモリセル
１３に貯蔵される。この場合、図３（Ｂ）に示したよう
なリード信号ＲＥＡＤ１により第２データスイッチング
部１６がイネーブルされているため、リード動作の場合
は、出力端子ＯＤおよび第２データスイッチング部１６
を通って先入先出メモリセル１３から読まれたデータは
データバスＤＢに伝達される。かつ、ライトデータ区間
は図３（Ｆ）に示したように、周辺機器側ライト信号
（図３（Ｃ）参照）が発生する以前までであり、リード
データ区間は図３（Ｇ）に示したように、ホスト側リー
ド信号（図３（Ｂ）参照）がイネーブルされる区間まで
有効になる。
【００１３】また、周辺機器側のライト信号ＷＲＩＴＥ
２が初めに発生する、周辺機器側ライト信号ＷＲＩＴＥ
２およびリード信号ＲＥＡＤ２が前記先入先出メモリセ
ル１３の先入先出機能に作動され、方向決定部１４のイ
ンバータＩ１の出力信号ＨＷ１は“０”、インバータＩ
２の出力信号ＨＷ２は“１”になるので、第１，第２デ
ータスイッチング部１５，１６はディスエーブルされ、
第３データスイッチング部１７はイネーブルされる。し
たがって、データバスＤＢに入力される図３（Ｈ）に示
したデータは、前記第３データスイッチング部１７を経
て前記先入先出メモリセル１３の入力端子ＩＤを通って
貯蔵され、リード動作の場合は、前記先入先出メモリセ
ル１３から読まれた図３（Ｉ）に示したデータが出力端
子ＯＤを通ってホストデータ出力端子ＨＤＯに出力され
る。さらに、前記第１，第２，第３データスイッチング
部１５，１６，１７の詳細回路は図２に示されている。
２が初めに発生する、周辺機器側ライト信号ＷＲＩＴＥ
２およびリード信号ＲＥＡＤ２が前記先入先出メモリセ
ル１３の先入先出機能に作動され、方向決定部１４のイ
ンバータＩ１の出力信号ＨＷ１は“０”、インバータＩ
２の出力信号ＨＷ２は“１”になるので、第１，第２デ
ータスイッチング部１５，１６はディスエーブルされ、
第３データスイッチング部１７はイネーブルされる。し
たがって、データバスＤＢに入力される図３（Ｈ）に示
したデータは、前記第３データスイッチング部１７を経
て前記先入先出メモリセル１３の入力端子ＩＤを通って
貯蔵され、リード動作の場合は、前記先入先出メモリセ
ル１３から読まれた図３（Ｉ）に示したデータが出力端
子ＯＤを通ってホストデータ出力端子ＨＤＯに出力され
る。さらに、前記第１，第２，第３データスイッチング
部１５，１６，１７の詳細回路は図２に示されている。
【００１４】
【発明の効果】以上、説明したように本発明に係る先入
先出メモリのバスインタフェース装置においては、１つ
のメモリセルをホストおよび周辺機器が共用し、データ
が衝突されずに簡単な論理により両方側方向の先入先出
機能を行ない得るようになっているため、極めて簡便な
先入先出メモリ制御装置を廉価に供給し得るという効果
がある。
先出メモリのバスインタフェース装置においては、１つ
のメモリセルをホストおよび周辺機器が共用し、データ
が衝突されずに簡単な論理により両方側方向の先入先出
機能を行ない得るようになっているため、極めて簡便な
先入先出メモリ制御装置を廉価に供給し得るという効果
がある。
【図１】本発明に係る先入先出メモリのバスインタフェ
ース装置のブロック図である。
ース装置のブロック図である。
【図２】本発明に係るデータスイッチング部の詳細回路
図である。
図である。
【図３】本発明に係るデータスイッチング部の各部波形
図、（Ａ）はホスト側ライト信号波形図、（Ｂ）はホス
ト側リード信号波形図、（Ｃ）は周辺機器側ライト信号
波形図、（Ｄ）は周辺機器側リード信号波形図、（Ｅ）
は方向決定部のインバータＩ１の出力波形図、（Ｆ）は
ホスト側のデータがライトされる区間を示した波形図、
（Ｇ）はホスト側のデータがリードされる区間を示した
波形図、（Ｈ）は周辺機器側のデータがライトされる区
間を示した波形図、（Ｉ）は周辺機器側のデータがリー
ドされる区間を示した波形図である。
図、（Ａ）はホスト側ライト信号波形図、（Ｂ）はホス
ト側リード信号波形図、（Ｃ）は周辺機器側ライト信号
波形図、（Ｄ）は周辺機器側リード信号波形図、（Ｅ）
は方向決定部のインバータＩ１の出力波形図、（Ｆ）は
ホスト側のデータがライトされる区間を示した波形図、
（Ｇ）はホスト側のデータがリードされる区間を示した
波形図、（Ｈ）は周辺機器側のデータがライトされる区
間を示した波形図、（Ｉ）は周辺機器側のデータがリー
ドされる区間を示した波形図である。
【図４】従来の先入先出メモリ制御装置の構成および作
用表示図である。
用表示図である。
１１ ＯＲ１ゲート １２ ＯＲ２ゲート １３ 先入先出メモリセル １４ 方向決定部 １５ 第１データスイッチング部 １６ 第２データスイッチング部 １７ 第３データスイッチング部
Claims (5)
- 【請求項１】 先入れ先出しメモリのバスインタフェー
ス装置であって、 ホスト側のライト信号および周辺機器側のライト信号を
論理和する第１のＯＲゲートと、 ホスト側のリード信号および周辺機器側のリード信号を
論理和する第２のＯＲゲートと、 前記第１と第２のＯＲゲートへのライト信号またはリー
ド信号に依存して入出力端子を通じてホスト側および周
辺機器側へのデータ信号の先入れ先出し機能を行なう先
入れ先出しメモリと、 複数のＮＯＲゲートと複数のインバータを含み、ホスト
側のライト信号が周辺機器側のライト信号より先に発生
すれば第１方向決定信号を出力し、周辺機器側のライト
信号がホスト側のライト信号より先に発生すれば第２方
向決定信号を出力する方向決定部と、 ライトの動作時に前記方向決定部の第１方向決定信号に
よりイネーブルされて、ホスト側から入力されたデータ
信号を前記先入れ先出しメモリの入力端子にスイッチン
グさせる第１データスイッチング部と、 リードの動作時にホスト側のリード信号によりイネーブ
ルされて、前記先入れ先出しメモリからリードされたデ
ータ信号をデータバスにスイッチングさせる第２データ
スイッチング部と、 前記方向決定部の第２方向決定信号によりイネーブルさ
れて、ライトの動作時にデータバスを通じて入力された
周辺機器側のデータ信号を前記先入れ先出しメモリの入
力端子にスイッチングさせ、リードの動作時に前記先入
れ先出しメモリからリードされた周辺機器側のデータ信
号をホスト側への出力端子に伝達させる第３データスイ
ッチング部とを備えた先入れ先出しメモリのバスインタ
フェース装置。 - 【請求項２】 前記方向決定部は、前記ホスト側ライト
信号および前記周辺機器側ライト信号がそれぞれ一方側
入力端子に印加する各ＮＯＲゲートの他方側入力端子が
それらＮＯＲゲートの出力端子に行き違って接続され、
それらＮＯＲゲートの出力端子が各インバータの入力端
子に接続され、それらインバータの出力端子はそれぞれ
前記第１と第３のデータスイッチング部のイネーブル端
子に接続された請求項１に記載の先入れ先出しメモリの
バスインタフェース装置。 - 【請求項３】 前記第１データスイッチング部は、前記
方向決定部の方向決定信号に応答して入力端子に入力さ
れたデータ信号を前記先入れ先出しメモリに印加するバ
ッファを備えたことを特徴とする請求項１または２に記
載の先入れ先出しメモリのバスインタフェース装置。 - 【請求項４】 前記第２データスイッチング部は、前記
ホスト側のリード信号に応答して先入れ先出しメモリの
出力データ信号をデータバスに出力するバッファを備え
たことを特徴とする請求項１から３のいずれかの項に記
載の先入れ先出しメモリのバスインタフェース装置。 - 【請求項５】 前記第３データスイッチング部は、前記
方向決定部の方向決定信号に応答してデータバスに載せ
られたデータ信号を先入れ先出しメモリを通ってデータ
出力端子に出力するバッファを備えたことを特徴とする
請求項１から４のいずれかの項に記載の先入れ先出しメ
モリのバスインタフェース装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940002111A KR0121105B1 (ko) | 1994-02-04 | 1994-02-04 | 선입선출메모리 버스장치 |
| KR94P2111 | 1994-02-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07225739A JPH07225739A (ja) | 1995-08-22 |
| JP3165598B2 true JP3165598B2 (ja) | 2001-05-14 |
Family
ID=19376824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27114394A Expired - Lifetime JP3165598B2 (ja) | 1994-02-04 | 1994-11-04 | 先入先出メモリのバスインタフェース装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5459413A (ja) |
| JP (1) | JP3165598B2 (ja) |
| KR (1) | KR0121105B1 (ja) |
| DE (1) | DE4439775B4 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0176537B1 (ko) * | 1995-10-14 | 1999-05-01 | 김광호 | 가변길이복호화기의 메모리 인터페이스방법 및 회로 |
| FR2753586B1 (fr) * | 1996-09-18 | 1998-11-20 | Sgs Thomson Microelectronics | Circuit tampon de sortie de signaux logiques |
| FR2772047B1 (fr) * | 1997-12-05 | 2004-04-09 | Ct Nat D Etudes Veterinaires E | Sequence genomique et polypeptides de circovirus associe a la maladie de l'amaigrissement du porcelet (map), applications au diagnostic et a la prevention et/ou au traitement de l'infection |
| CN112653445A (zh) * | 2020-12-03 | 2021-04-13 | 北京博雅慧视智能技术研究院有限公司 | 一种数字逻辑电路及电子设备 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247636A (en) * | 1975-10-15 | 1977-04-15 | Toshiba Corp | Control method for transmitting information |
| US4315167A (en) * | 1979-09-10 | 1982-02-09 | International Business Machines Corporation | Self-switching bidirectional digital line driver |
| JPS6057090B2 (ja) * | 1980-09-19 | 1985-12-13 | 株式会社日立製作所 | データ記憶装置およびそれを用いた処理装置 |
| CA1286420C (en) * | 1987-10-14 | 1991-07-16 | Youssef Alfred Geadah | Fifo buffer controller |
| US5195055A (en) * | 1987-11-30 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Serial data input circuit for the shifting-in of variable length data |
| US5056005A (en) * | 1988-04-18 | 1991-10-08 | Matsushita Electric Industrial Co., Ltd. | Data buffer device using first-in first-out memory and data buffer array device |
| US5200925A (en) * | 1988-07-29 | 1993-04-06 | Mitsubishi Denki Kabushiki Kaisha | Serial access semiconductor memory device and operating method therefor |
| JPH02125356A (ja) * | 1988-11-04 | 1990-05-14 | Oki Electric Ind Co Ltd | 双方向性バッファ回路 |
| JP2897195B2 (ja) * | 1990-07-13 | 1999-05-31 | 沖電気工業株式会社 | 半導体集積回路のノイズ吸収回路 |
| JPH04141759A (ja) * | 1990-10-03 | 1992-05-15 | Mitsubishi Electric Corp | ３ステート双方向バッファ及びこれを用いた携帯型半導体記憶装置 |
| US5396460A (en) * | 1992-05-15 | 1995-03-07 | Nec Corporation | FIFO memory in which number of bits subject to each data read/write operation is changeable |
-
1994
- 1994-02-04 KR KR1019940002111A patent/KR0121105B1/ko not_active IP Right Cessation
- 1994-10-27 US US08/329,953 patent/US5459413A/en not_active Expired - Lifetime
- 1994-11-04 JP JP27114394A patent/JP3165598B2/ja not_active Expired - Lifetime
- 1994-11-07 DE DE4439775A patent/DE4439775B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5459413A (en) | 1995-10-17 |
| JPH07225739A (ja) | 1995-08-22 |
| DE4439775B4 (de) | 2005-08-25 |
| DE4439775A1 (de) | 1995-08-10 |
| KR0121105B1 (ko) | 1997-11-10 |
| KR950025547A (ko) | 1995-09-18 |
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