JPS6043763A - バツフア制御方式 - Google Patents
バツフア制御方式Info
- Publication number
- JPS6043763A JPS6043763A JP15154483A JP15154483A JPS6043763A JP S6043763 A JPS6043763 A JP S6043763A JP 15154483 A JP15154483 A JP 15154483A JP 15154483 A JP15154483 A JP 15154483A JP S6043763 A JPS6043763 A JP S6043763A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data
- register
- speed
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、バッファ制御方式に関し、特にデータ幅の異
なる２種類のバス間のデータ・バッファ制御方式に関す
るものである。 。
なる２種類のバス間のデータ・バッファ制御方式に関す
るものである。 。
データ処理装置に接続される入出力装置のデータ転送速
度が高速化するにつれ、バススループットも高速化する
必要が生じてくる。バススループット向上の手段として
種々の技術が知られているが、中でもデータの転送幅を
広くしてバススルーブツトを向上させる方法がとられて
いる。一方、バスインタフェースは、従来の入出力装置
をそのまま接続する為には、従来のデータ転送幅のバス
を残す必要があり、データ幅を拡張した第１のバスと従
来のデータ幅の第２のバスの間に変換装置が必要となる
。従来技術においては、第２のバスのデータを受け付け
ると、それをそのまま第１のバスに転送する為、拡張さ
れたデータ幅の１部分のみデータが有効となり、第２の
バスからのデータ転送時においては第１のバスのスルー
プットを十分には生かしきれない欠点があった。また１
、他の従来技術においては、変換装置に第１のバスのデ
ータ幅分のバッファ回路を設け、一旦第２のバスからの
データをバッファリングした上で第１のバスに転送する
という方法がとられるが、この方法によると、変換装置
内でデータ転送の終了を検出する必要があり、この為に
は第２のバスに接続された入出力装置に対するコマンド
の解読、データ転送数のカウント、データ転送アドレス
の管理が必要となり、変換装置内に膨大なハードウェア
を必要とするものであった。
度が高速化するにつれ、バススループットも高速化する
必要が生じてくる。バススループット向上の手段として
種々の技術が知られているが、中でもデータの転送幅を
広くしてバススルーブツトを向上させる方法がとられて
いる。一方、バスインタフェースは、従来の入出力装置
をそのまま接続する為には、従来のデータ転送幅のバス
を残す必要があり、データ幅を拡張した第１のバスと従
来のデータ幅の第２のバスの間に変換装置が必要となる
。従来技術においては、第２のバスのデータを受け付け
ると、それをそのまま第１のバスに転送する為、拡張さ
れたデータ幅の１部分のみデータが有効となり、第２の
バスからのデータ転送時においては第１のバスのスルー
プットを十分には生かしきれない欠点があった。また１
、他の従来技術においては、変換装置に第１のバスのデ
ータ幅分のバッファ回路を設け、一旦第２のバスからの
データをバッファリングした上で第１のバスに転送する
という方法がとられるが、この方法によると、変換装置
内でデータ転送の終了を検出する必要があり、この為に
は第２のバスに接続された入出力装置に対するコマンド
の解読、データ転送数のカウント、データ転送アドレス
の管理が必要となり、変換装置内に膨大なハードウェア
を必要とするものであった。
本発明の目的は、このような従来の問題点を解消し、デ
ータ幅の小さい第２のバスのデータをバッファリングす
ることにより、ハードウェアの増大や、スループットの
低下を招くことなく、データ幅の大きい第１のバス妊デ
ータ転送することができるバッファ制御方式を提供する
ことにある。
ータ幅の小さい第２のバスのデータをバッファリングす
ることにより、ハードウェアの増大や、スループットの
低下を招くことなく、データ幅の大きい第１のバス妊デ
ータ転送することができるバッファ制御方式を提供する
ことにある。
上記目的を達成するため、本発明のバッファ制御方式は
、中央処理装Ｒｊ主記憶装置、および入出力装置を含み
、該主記憶装置と該入出力装置間で直接デー・夕転送を
行う第１のバス、該第１０バスよりデータ幅の小さい第
２のバス、および該第１のバスと第２のバス間でデータ
のバッファリングを行う変換装置を有するデータ処理装
置において、該変換装置は上記第２のバスのデータをバ
ッファリングするバッファ回路と、該第２のバスのデー
タ転送時間を計時する計時回路を有し、該引時回路があ
らかじめ定められた条件を満たしたときに、上記バッフ
ァ回路を無効化することに特徴がある。
、中央処理装Ｒｊ主記憶装置、および入出力装置を含み
、該主記憶装置と該入出力装置間で直接デー・夕転送を
行う第１のバス、該第１０バスよりデータ幅の小さい第
２のバス、および該第１のバスと第２のバス間でデータ
のバッファリングを行う変換装置を有するデータ処理装
置において、該変換装置は上記第２のバスのデータをバ
ッファリングするバッファ回路と、該第２のバスのデー
タ転送時間を計時する計時回路を有し、該引時回路があ
らかじめ定められた条件を満たしたときに、上記バッフ
ァ回路を無効化することに特徴がある。
以下、本発明の一実施例につき図面を用いて説ｌ：！Ｉ
ｊする。第１図は、本発明の一実施例を示すデータ処理
装置の構成図である。中央処理装置会からは高速バス１
が出力され、低速バス２との間にデータのバッファ制御
を行う変換装置３か接続され、低速バス２には入出力装
置５が接続される。茜速バス１は、一度に転送するデー
タのデータ幅が４バイトであり、低速バス２はデータ幅
が２バイトである。変換装置３には、入出力装置５から
のメモリ読出しの為のバッフ７回路としてリードレジｇ
りｌｌ、１２．６；あり高速ノぐス１および低速ノ（ス
２に接続されている。また、リードレジスタ１２にデー
タが格納されていることを示す７１ノツフ”フロップ１
３と、低速）；ス２からのリート°要求の間隔を計時す
るカウンタ１４がある。さらに、変換装置３には、入出
力装置５からのメモ１ノ書込みの為のバッファ回路とし
て、ライトレジスタ２１゜２２があり、高速バス１およ
び低速ノくス２に接続されている。また、ライトレジス
フ２１１Ｃデータが格納されていることを示すフリップ
フロップと、低速バス２からのライト要求の間隔を計１
寺するカウンタ２４がある。リードレジスタ１１．１２
およびライトレジスタ２１．２２＆ｊ、ｚ・ずれも２バ
イトのレジスタである。
ｊする。第１図は、本発明の一実施例を示すデータ処理
装置の構成図である。中央処理装置会からは高速バス１
が出力され、低速バス２との間にデータのバッファ制御
を行う変換装置３か接続され、低速バス２には入出力装
置５が接続される。茜速バス１は、一度に転送するデー
タのデータ幅が４バイトであり、低速バス２はデータ幅
が２バイトである。変換装置３には、入出力装置５から
のメモリ読出しの為のバッフ７回路としてリードレジｇ
りｌｌ、１２．６；あり高速ノぐス１および低速ノ（ス
２に接続されている。また、リードレジスタ１２にデー
タが格納されていることを示す７１ノツフ”フロップ１
３と、低速）；ス２からのリート°要求の間隔を計時す
るカウンタ１４がある。さらに、変換装置３には、入出
力装置５からのメモ１ノ書込みの為のバッファ回路とし
て、ライトレジスタ２１゜２２があり、高速バス１およ
び低速ノくス２に接続されている。また、ライトレジス
フ２１１Ｃデータが格納されていることを示すフリップ
フロップと、低速バス２からのライト要求の間隔を計１
寺するカウンタ２４がある。リードレジスタ１１．１２
およびライトレジスタ２１．２２＆ｊ、ｚ・ずれも２バ
イトのレジスタである。
第２図は、第１図で示したリード系のノくツファ回路の
詳卸Ｉを示したものであり、第３図Ｇ工、ライト系のバ
ッファ回路を示すものである。ここで、カウンタ６はフ
リーランのカウンタであり、転送間隔を計時するカウン
タ１４．２４にクロックを供給している。
詳卸Ｉを示したものであり、第３図Ｇ工、ライト系のバ
ッファ回路を示すものである。ここで、カウンタ６はフ
リーランのカウンタであり、転送間隔を計時するカウン
タ１４．２４にクロックを供給している。
第４図は、低速バス２からのメモＩＪ 、 ＩＪ−ド動
作時のリード系バッファ回路の動作を示すフローチャー
トである。低速バス２からのメモリリード要求が発生す
ると、フリップフロップ１３の状態をチェックし ＆ｌ
Ｏ”の場合はカウンタ１４に初期値をセットした後、高
速バス１から４ノ；イトのデータをレジスタ１１．１２
に取込み、フリップフロップエ３を“１”にしてレジス
タ１１のデータを低速バス２に転送する（ステップ３１
〜３６）。フリップフロップ１３がＩＩ Ｉ ＩＩの場
合は、高速ノくス１からのメモリ・リードは行わず、レ
ジスタ１２にあらかじめ格納されているデータを低速ノ
くス２に転送し、フリップフロップ１３を“０”にする
（ステップ３７〜３９）。この時カウンタ１４もリセッ
トする。カウンタ１＋は初期値がセットされ、フリップ
フロップ１３が“１″の時は一定時間毎に１を減算し、
“０′になった時にフリップフロップ１３を“、Ｏｎと
する（ステップ４０〜４３）。これにより、一定時間経
過しても低速ノくス２からの次のリード要求が発生しな
い場合は、自動的にフリツブフロッグ１３は°゛Ｏ″と
なる。一定時間内に連続してリード要求が発生している
場合は、低速バス２上のデータ転送２回に１回の割合で
高速バス１上のデータ転送が起動される。
作時のリード系バッファ回路の動作を示すフローチャー
トである。低速バス２からのメモリリード要求が発生す
ると、フリップフロップ１３の状態をチェックし ＆ｌ
Ｏ”の場合はカウンタ１４に初期値をセットした後、高
速バス１から４ノ；イトのデータをレジスタ１１．１２
に取込み、フリップフロップエ３を“１”にしてレジス
タ１１のデータを低速バス２に転送する（ステップ３１
〜３６）。フリップフロップ１３がＩＩ Ｉ ＩＩの場
合は、高速ノくス１からのメモリ・リードは行わず、レ
ジスタ１２にあらかじめ格納されているデータを低速ノ
くス２に転送し、フリップフロップ１３を“０”にする
（ステップ３７〜３９）。この時カウンタ１４もリセッ
トする。カウンタ１＋は初期値がセットされ、フリップ
フロップ１３が“１″の時は一定時間毎に１を減算し、
“０′になった時にフリップフロップ１３を“、Ｏｎと
する（ステップ４０〜４３）。これにより、一定時間経
過しても低速ノくス２からの次のリード要求が発生しな
い場合は、自動的にフリツブフロッグ１３は°゛Ｏ″と
なる。一定時間内に連続してリード要求が発生している
場合は、低速バス２上のデータ転送２回に１回の割合で
高速バス１上のデータ転送が起動される。
第５図は、低速バス２からのメモリライト動作時のライ
ト系バッファ回路の動作を示すフローチャートである。
ト系バッファ回路の動作を示すフローチャートである。
低速バス２からのメモリライト要求が発生すると、フリ
ップフロップ２３の状態をチェックし、°０”の場合は
低速バス２からの転送データをレジスタ２１に格納した
後カウンタ２４に初期値をセットし、フリップフロップ
２３を“１パにする（ステップ５１〜５５）。フリップ
フロップ２３が°“１”の場合は低速バス２からの転送
データをレジスタ２２に格納した後、レジスタ２１゜２
２のデータを高速バス１に転送し、カウンタ２４をリセ
ットしてフリップフロップ２３も０”とする（ステップ
５６〜５９）。カウンタ２４は、初期値がセットされ７
リツプ７０ツブ２３が“１”の時は、一定時間毎に１を
減算し、“０”になるとレジスタ２１に格納されている
２バイトのデータを高速バス１に転送しフリップ７０ツ
ブ２３をリセットする（ステップ６０〜６４）。これに
より、一定時間経過しても低速バス２からの次のライー
ト要求が発生しない場合は、自動的にレジスタ２１に格
納されていた２バイトのデータはメモリに書き込まれ、
フリップフロップ２３は“Ｏ”となる。
ップフロップ２３の状態をチェックし、°０”の場合は
低速バス２からの転送データをレジスタ２１に格納した
後カウンタ２４に初期値をセットし、フリップフロップ
２３を“１パにする（ステップ５１〜５５）。フリップ
フロップ２３が°“１”の場合は低速バス２からの転送
データをレジスタ２２に格納した後、レジスタ２１゜２
２のデータを高速バス１に転送し、カウンタ２４をリセ
ットしてフリップフロップ２３も０”とする（ステップ
５６〜５９）。カウンタ２４は、初期値がセットされ７
リツプ７０ツブ２３が“１”の時は、一定時間毎に１を
減算し、“０”になるとレジスタ２１に格納されている
２バイトのデータを高速バス１に転送しフリップ７０ツ
ブ２３をリセットする（ステップ６０〜６４）。これに
より、一定時間経過しても低速バス２からの次のライー
ト要求が発生しない場合は、自動的にレジスタ２１に格
納されていた２バイトのデータはメモリに書き込まれ、
フリップフロップ２３は“Ｏ”となる。
ここで、カウンタ１４，２４にセットする初期値は、低
速バス２の転送間隔の２倍以上とするのが適当である。
速バス２の転送間隔の２倍以上とするのが適当である。
なお、実施例においては高速バス１のデータ幅をキバイ
ト、低速バス２のデータ幅を２バイトとしたが、この値
に限定されるものではない。さらに、高速バス１のデー
タ幅が低速バス２のデータ０２倍である必要もなく、バ
ッファの有効、前動を示すフリップフロップのビット数
を増やすことによって容易にｎ倍まで適用できる。
ト、低速バス２のデータ幅を２バイトとしたが、この値
に限定されるものではない。さらに、高速バス１のデー
タ幅が低速バス２のデータ０２倍である必要もなく、バ
ッファの有効、前動を示すフリップフロップのビット数
を増やすことによって容易にｎ倍まで適用できる。
以上説明したように、本発明によれば、変換装直円でデ
ータをバッファリングすることにより、スループットを
低下させずに、データ幅の小さいバスからデータ幅の大
きいバスにデータ転送することができる。また、データ
の転送間隔を計時して、一定時間経過するとバッファを
無効化するので、データ幅の小さいバスのデータ転送の
終了を、変換装置内で検出する必要がなく、ノ・−ドウ
エアの増大を防止できる。
ータをバッファリングすることにより、スループットを
低下させずに、データ幅の小さいバスからデータ幅の大
きいバスにデータ転送することができる。また、データ
の転送間隔を計時して、一定時間経過するとバッファを
無効化するので、データ幅の小さいバスのデータ転送の
終了を、変換装置内で検出する必要がなく、ノ・−ドウ
エアの増大を防止できる。
第１図は本発明の一実施例を示すデータ処理装置の構成
図、第２図は第１図におけるリード系ノ（ソファ回路の
構成図、第３図は第１図におけるライト系バッファ回路
の構成図、第４図は第２図のリード系バッファ回路の動
作フローチャート、第５図は第３図のライト系バッファ
回路の動作フローチャートである。 １：高速バス、２：低速バス、３＝変換装置、４：中央
処理装置、５二人出力装置、６：カウンタ、１１．１２
：リードレジスタ、１３，２３：フリップフロップ’１
１４，２４：カウンタ、２１゜第 １ 図
図、第２図は第１図におけるリード系ノ（ソファ回路の
構成図、第３図は第１図におけるライト系バッファ回路
の構成図、第４図は第２図のリード系バッファ回路の動
作フローチャート、第５図は第３図のライト系バッファ
回路の動作フローチャートである。 １：高速バス、２：低速バス、３＝変換装置、４：中央
処理装置、５二人出力装置、６：カウンタ、１１．１２
：リードレジスタ、１３，２３：フリップフロップ’１
１４，２４：カウンタ、２１゜第 １ 図
Claims (1)
- 中央処理装置・主記憶装置、および入出力装置を含み、
該主記憶装置と該入出力装置間で直接データ転送を行う
第１のバス、該第１のバスよりデータ幅の小さい第２の
バス、および該第１のノ（スと第２のバス間でデータの
バッファリングを行う変換装置を有するデータ処理装置
において、該変換装置は上記第２のバスのデータをバッ
ファリングするバッファ回路と、該第２のバスのデータ
転送時間を計時する計時回路を有し、該計時回路があら
かじめ定められた条件を満たしたときに、上記バッファ
回路を無効化することを特徴とするバッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154483A JPS6043763A (ja) | 1983-08-22 | 1983-08-22 | バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154483A JPS6043763A (ja) | 1983-08-22 | 1983-08-22 | バツフア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043763A true JPS6043763A (ja) | 1985-03-08 |
Family
ID=15520829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15154483A Pending JPS6043763A (ja) | 1983-08-22 | 1983-08-22 | バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043763A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04334515A (ja) * | 1991-05-10 | 1992-11-20 | Smc Corp | フィルタエレメントの補強体 |
-
1983
- 1983-08-22 JP JP15154483A patent/JPS6043763A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04334515A (ja) * | 1991-05-10 | 1992-11-20 | Smc Corp | フィルタエレメントの補強体 |
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