JPS5994287A - 高速アドレス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ・〔発明の属する技術分野〕 本発明は、高速アドレス変換装置、特に、情報処理シス
テムにおける論理アドレスを実アドレスに高速で変換す
るための高速アドレス変換装置に関する。

〔従来技術〕

従来の商運アドレス変換装置は、第１の論理アドレスビ
ットと第２の論理アドレスビットとを含む論理アドレス
を格納する論理アドレスレジスタと、第３の論理アドレ
スビットと実アドレスビットとからなるアドレス変換対
が格納され前記第２の論理アドレスビットに従って読み
出されるアドレス変換バッファと、前記第１の論理アド
レスビットが読み出された前記第３の論理アドレスビッ
トと一致したときに一致信号を出力する一致比較器と、
対応する前記アドレス対が有効か否かを示す有効性表示
ビットが格納され前記第２の論理アドレスビットに従っ
て読み出されクリアアドレスに従ってクリアされる有効
性表示バッファと、前記アドレス変換バッファが無効化
されたときに行なわれる前記有効性表示バッファのクリ
ア動作が完了したことを示す第１のクリア完了信号を格
納するクリア完了表示手段と、前記第１のクリア完了表
示信号が発生したときに前記有効性表示バッファに前記
第２の論理アドレスビットＶ供給し前記第１のクリア完
了表示信号が発生してい々いとき前記有効性表示バッフ
ァに前記クリアアドレスを供給するアドレス選択手段と
、供給された前記論理アドレスに対応した前記アドレス
変換対が格納されていることを示す格納表示信号を罰記
一致信号が供給され読み出された前記有効表示ビットが
有効であることを示しているときに前記第１のクリア完
了表示信号が供給されたときに出力する格納検出手段と
を含んで構成される。

次に、従来の高速アドレス変換装置について、図面を参
照して説明する。

第１図は従来の高速アドレス変換装置の一例を示すブロ
ック図である。

第１図に示す高速アドレス変換装置は、論理アドレスＥ
Ａを格納する論理アドレスレジスタ１と論理アドレスの
うちの特定のビットである論理アドレスビットＥＡ′と
論理アドレスビットＥにに対応づけられた実アドレスビ
ットＲＡとからなるアドレス変換対を貯蔵するアドレス
変換バッファ２と、前記アドレス変換対が有効であるこ
とを示す有効性表示ビット■を格納する有効性表示バッ
ファ５と、アドレス変換バッファ２から読み出され＋ｍ
ｍ子アドレスビット２２　論理アドレスレジスタ１から
供給される論理アドレスビット２１とを比較し一致を検
出したとき一致信号を出力するアドレス比較手段３と、
前記有効性表示バッファ５を無効化する要求があった時
に有効性表示バッフ７５をクリアするためのクリアアド
レスを供給するクリアアドレス供給手段６と、前記有効
性表示バッファ５のクリアを行なう場合には前記クリア
アドレス供給手段６からのクリアアドレス２４を選択し
、それ以外の場合には前記論理アドレスレジスタ１から
の論理アドレスビット２１を選択して前記有効性表示バ
ッファ５へ供給するアドレ５− ス選択手段８と、前記有効性表示バッファ５を無効化す
る要求によって開始された有効性表示バッファ５のクリ
アｌｆｆ＋作が完了したことを示すクリア完了表示信号
２７を出力するクリア完了表示フリップフロップ７と、
前記クリア完了表示信号２７と前記アドレス比較手段３
から出力される一致信号２３と前記有効性表示バッファ
５から読み出された有効性表示ビット２６との論理積を
とり、その結果が論理Ｉ１ｍのときに求めるアドレス変
換対が存在することを示す格納表示信号２８を出力する
ＡＮＤ回路４とを含んで構成されている。

従来のこのような構成の高速アドレス変換装置において
は、論理アドレスと実アドレスとの対応づけを変更する
場合にアドレス変換バッファ２内のすべてのアドレス変
換対を無効にする必要がある。

このために、有効性表示バッファ５内の有効性表示ビッ
ト■をすべて論理ｌＯ″にクリアすることが行なわれる
。

ところが、このクリア動作は、まずクリア完了６− フリップフロップを論理１０１にリセットしておき次に
クリアアドレス供給手段６から供給される有効性表示バ
ッファ５に対するクリアアドレス２４をｌ１ｌＡ次上げ
ていき、すべての有効性表示ビットｖに論理＠０１を書
き込み、その後にクリア完了表示フリップフロップ７を
論理１１１にセットすることによって行なわれていた。

この結果、有効性表示バッファ５のクリア動作を実行し
ている間はアドレス変換要求がきてもアドレス変換動作
を行なえず、システム全体の性能が落ちてしまうという
欠点があった０ 〔発明の目的〕 本発明の目的は、アドレス変換動作を高速化できる高速
アドレス変換装置を提供することにある。

すなわち、本発明の目的は、アドレス変換対の有効性を
示す有効性表示ビットのクリア動作を実行中の場合にも
アドレス変換対のうちの前記クリア動作が終了した部分
の使用を可能とすることによル上記欠点を除去し、情報
処理システム全体の性能を落すこと力く、高速にアドレ
ス変換が行なえるようにした高速アドレス変換装置を提
供することにある。

〔発明の構成〕

本発明の高速アドレス変換装置は、第１の論理アドレス
ビットと第２の論理アドレスビットとを含む論理アドレ
スを格納する論理アドレスレジスタと、第３の論理アド
レスビットと実アドレスビットとからなるアドレス変換
対が格納され前記第２の論理アドレスビットに従って読
み出されるアドレス変換バッファと、前記第１の論理ア
ドレスビットが読み出された前記第３の論理アドレスビ
ットと一致したときに一致信号を出力する一致比較器と
、対応する前記アドレス対が有効か否かを示す有効性表
示ビットが格納され前記第２の論理アドレスビットに従
って読み出されクリアアドレスに従ってクリアされる有
効性表示バッファと、前記アドレス変換バッファが無効
化されたときに行なわれる前記有効性表示バッファのク
リア動作が完了したことを示す第１のクリア完了信号を
格納するクリア完了表示手段と、前記第１のクリア完了
表示信号および利用要求信号の少なくとも一方が発生し
たときに前記有効性表示バッファに前記第２の論理アド
レスビラトラ供給し前記第１のクリア完了表示信号およ
び前記利用要求信号のいずれも発生していないとき前記
有効性表示バッファに前記クリアアドレスを供給するア
ドレス選択手段と、前記第２の論理アドレスビットが前
記クリア動作のときに順次更新される前記クリアアドレ
スよシ小さいときに第２のクリア完了表示信号を発生す
る大小比較器と、供給された前記論理アドレスに対応し
た前記アドレス変換対が格納されていることを示す格納
表示信号を前記一致信号が供給され読み出された前記有
効表示ビットが有効であることを示しているときに前記
第１のクリア完了表示信号および前記第２のクリア完了
表示信号の少なくとも一方が供給されたときに出力する
格納検出手段とを含んで構成される。

すなわち、本発明の高速アドレス変換装置は、論理アド
レスと実アドレスとのアドレス変換対をアドレス変換バ
ッファに登録しておくことによル、９− 高速にアドレス変換を行なうことのできるアドレス変換
装置を有する情報処理システムにおいて、前記アドレス
変換バッファに対応してアドレス変換対の有効性を示す
ビットを貯蔵する有効性表示バッファと、前記有効性表
示バッファをクリアするためのクリアアドレスを供給す
るクリアアドレス供給手段と、前記クリアアドレスとア
ドレス変換のための論理アドレスビットのいずれかを選
択するためのアドレス選択手段と、前記クリアアドレス
と前記論理アドレスビットとを比較する大小比較手段と
を具備し、前記論理アドレスビットが示す前記アドレス
変換バッファ内の前記アドレス変換対に対応した前記有
効性表示バッファのクリアが完了している場合には前記
有効性表示バッファ全体のクリアが完了するまで待合わ
されることなくアドレス変換バッファを使用できるよう
に構成される。

〔実施例の説明〕

次に、本発明の実施例について、図面を参照して詳細に
説明する。

１０− 第２図は、本発明の第１の実施例を示すブロック図であ
る。

第２図に示す高速アドレス変換装置において、大小比較
器１２は、論理アドレスレジスターから有効性表示バッ
ファ５に格納されている有効性表示ビット■を読み出す
ために供給される論理アドレスビット２１と、クリアア
ドレス供給手段６から前記有効性表示バッファ５に格納
されている有効性表示ビット■をクリアするために供給
されるクリアアドレス２４とを比較するものであり、ク
リアアドレス供給手段６から供給されるクリアアドレス
２４が前記論理アドレスビット２１よりも大きい場合に
、この大小比較器１２の出力は論理１１１となシ、クリ
ア完了表示信号２９を出力する。

ＯＲ回路９はクリア完了表示フリップ７０ツブとの論理
和をとるためのものである０ また、ＯＲ回路１１は前記クリア完了表示信号と ２ｒケトレス変換バツフア２の使用要求を示す利用要求
信号３２との論理和をとり、アドレス選択信号３３とし
てアドレス選択手段８の選択入力として供給する。

アドレス選択手段８け、アドレス選択信号３３が論理１
０１のときは、クリアアドレス供給手段６から供給され
るクリアアドレス２４を選択し、アドレス選択信号３３
が論理１１１のときは論理アドレスレジスタ１から供給
される論理アドレスビット２１を選択する。

いま、クリア完了表示７リツプフロツプ７からクリア完
了表示信号２７が発生して論理ｌＩ″の場合について、
以下に説明する。

このとき、ＯＲ回路１１から出力されるアドレス選択信
号３３は論理１１１となっているので、アドレス選択手
段８の出力は論理アドレスレジスタ１から供給される論
理アドレスビット２１となる。

従って、有効性表示バッファ５の出力は論理アドレスＥ
Ａに対応したアドレス変換対の有効性表示ビット■が読
み出されて有効性表示ビット２６となる。この場合はク
リア完了表示信号２７が論理＠１１であるので、ＯＲ回
路９から出力されるクリア完了表示信号３０も論理１１
″となる。

従って、ＡＮＤ回路１０から出力される有効性表示ビッ
ト３１は有効性表示バッファ５から読み出された有効性
表示ビット２６に等しくなる。

一方、アドレス変換バッファ２から論理アドレスビット
２１に従って論理アドレスビットＥＡ”（ｚ読み出され
た論理アドレスビット２２け、−数比較器３によって論
理アドレスピッ）２０と比較され、両者が一致した場合
に比較器３の出力は論理”１１の一致信号２３を出力す
る。ＡＮＤ回路４は一致信号２３と有効性表示ビット３
１との論理積をとるためのもので、格納表示信号２８は
論理アドレスＥＡに対応する有効性表示ビット３１が論
理１１１であって、かつ、アドレス変換バッファ２から
読み出された論理アドレスビット２２と論理アドレスビ
ット２０とが一致した場合に論理１１１となる。

したがって、ＡＮＤ回路４から出力される格納表示信号
２８が論理１１１の場合、求めるアドレス変換対がアド
レス変換バッファ２に格納されている１３− ことが検出される。

さて、次にアドレス変捗バッファ２をすべて無効にする
要求がきた場合について説明する。

この場合は、まずクリア完了表示７リツプフロツプ７を
論理ｌＯＩにリセットする。このとき、アドレス変換バ
ッファ２の利用要求信号３２が論理１（）１であるとき
はＯＲ回路１１から出力されるアドレス選択信号３３は
論理１０１となり、従って、アドレス選択手段８はクリ
アアドレス供給手段６から供給される有効性表示バッフ
ァ５をクリアするためのクリアアドレス２４を出力する
。

この状態で、クリアアドレス２４を順次あけていき、有
効性表示バッファ５内の有効性表示ビットｖに順次１０
Ｉを書き込むことによシ、アドレス変換バッファ２に格
納されているすべてのアドレス変換対は無効となる。

このようにして、有効性表示ビット■のクリアを実行し
ている間にアドレス変換対２の利用要求信号３２が論理
１１１となって供給させると、アドレス選択手段８の出
力は論理アドレスビット２１１４− となる。このとき、クリアアドレス２４は有効性表示バ
ッファ５０次にクリアすべきアドレスを示しておシ、こ
の値と論理アドレスビット２４とが大小比較器１２によ
って比較される。この比較の結果、論理アドレスビット
２１よりもクリアアドレス２４の方が大きければ大小比
較器１２は論理ＩＩ″となってクリア完了表示信号２９
を出力する。

この場合に利用を要求されたアドレス変換対に対応した
有効性表示ビット■は、前記アドレス変換対を無効化す
る要求が受は付けられた後に既にクリアされた場所であ
り、以後のクリア動作によってもクリアされないため利
用可能である。したがって、ＯＲ回路９は論理１１１と
なシフリア完了表示信号３１が出力され、ＡＮＤ回路１
０は利用要求のあったアドレス変換対に対応した有効性
表示ビット２６に等しい有効性表示ビット３１を出力す
る。

また、クリアアドレス２４と論理アドレスビット２１と
の比較の結果、論理アドレスビット２１がクリアアドレ
ス２４以上であれば、このとき利用の要求があった有効
性表示ビットはこの稜のクリア動作によってクリアされ
なければならず、利用は認められない。それゆえ、大小
比較器１２の出力は論理１０″であり、またクリア完了
表示７リツプフロツプ７の仙も論理ｅ　□Ｉであるので
、　ＯＲ回路９の出力も論理ＩＯ＠となる。このため、
この場合にはＡＮＤ回路１０およびＡＮＤ回路４の出力
はいずれも論理１０１となシ、アドレス変換バッファ２
を利用できない。

次に、本発明の第２の実施例について、第３図全参照し
て説明する。

第３図に示す高速アドレス変換装置は、有効性表示バッ
ファを２組有し、そのいずれか一方を使用中表示７リツ
プフロツプ１４の出力に従って切シ替えて使用する。す
なわち、第１の有効性表示バッファ５ａを使用中にすべ
てのアドレス変換対を無９ハ化する要求があった場合、
使用中表示フリップフロップ１４の値を変更するだけで
あらかじめすべてクリアされた第２の有効性表示バッフ
ァ５ｂを使用することができ、こうして第２の有効性表
示バッフ７５ｂを使用している間に有効性表示バッファ
５ａをクリアすることができる。

ところが、第１の有効性表示バッフ７５ａのクリアが完
了する以前に、再びすべてのアドレス変換対を無効化す
る要求がくると使用中表示７リツプフロツプ１４の値が
反転し、第１の有効性表示バッファ５ａを使用すること
になる。しかしアドレス変換バッファの利用要求がない
ときに第１の有効性表示バッファ５ａのクリア動作をひ
き続き行なう。アドレス変換バッファの利用要求がある
と第１の比較回路１２ａによって論理アドレスレジスタ
１からの論理アドレスビット２１と、第１のクリアアド
レス供給手段６ａから供給される第１の有効性表示バッ
ファ５ａをクリアするためのクリアアドレス２４との比
較が行なわれ、その大小関係によって既に述べたように
アドレス変換バッファの利用を許可し、または禁止する
。

第３図において５ａと５ｂ、５ａと６ｂ　、　７ａと７
ｂ。

１７− １１および１２に対応し、ＡＮＤ回路１３ａおよび１３
ｂは使用中表示フリップフロップ１４の値に従って使用
されていない側の有効１示バツフア５ａまたは５ｂへの
アドレスがそれぞれ第１または第２のクリアアドレス供
給手段６ａまたは６ｂとなるように制御するためのもの
であり有効性表示ビット選択手段１５は使用中表示フリ
ップフロップ１４の値に従って使用されている側のＡＮ
Ｄ回路１０ａｔたは１０ｂの出力をＡＮＤ回路４の入力
とするためのものである。

々お、以上の説明においてｔｉｉ効性表示バッファ５ａ
、５ｂのクリアが完了した場合にクリア完了表示フリッ
プフロップ７ａ、７ｂｅ論理１１１にセットするとした
が、これは必ずしも必要なものではなく、クリアが完了
した場合には常に大小比較手段１２，１２ａまたは１２
ｂが論理１１′となるように構成されていれは良いこと
は容易に推察できる。

〔発明の効果〕

本発明の高速アドレス変換装置は、大小比較器を追加す
ることによシ、クリア動作中であっても１８− 変換しようとしている論理アドレスに対するクリア動作
が終っていれば、すべての論理アドレスに対するクリア
動作は完了していなくてもアドレス変換動作を行なわせ
ることができるため、アドレス変換バッファの無効化の
時間を見かけ上短縮できるので、アドレス変換動作を高
速化できるという効果がある。

すなわち、本発明の高速アドレス変換装置は、アドレス
変換バッファ内のアドレス変換対が有効であるか否かを
示す有効性表示ビットのクリア動作を実行中にも、クリ
アを完了した範囲のアドレス変換バッファを使用可能と
することによりアドレス変換バッファの無効化のための
時間を見かけ上減少させることができるという効果があ
る。

【図面の簡単な説明】

第１図は従来のアドレス変換装置の一例を示すブロック
図、第２図は本発明の第１の実施例を示すブロック図、
第３図は本発明の第２の実施例を示すブロック図である
。 １・・・・・・論理アドレスレジスタ、２・旧・・アド
レス変換バッファ、３・・・・・・一致比較器、４１１
０，１０８゜１０ｂ、１３ａ、１３ｂ・−・・・・ＡＮ
Ｄ回路、５，５ａ、５ｂ０．。 ・・・有効性表示バッファ、６１６ａ、６ｂ・・・・・
・クリアアドレス供給手段、７，７ａ、７ｂ・・・・・
・クリア完了表示フリップフロップ、ｓ、ｓａ、ｓｂ・
・・・・・アドレス選択手段、９，９ａ、９ｂ、１１．
ｌｌａ、ｌｌｂ・旧・−ＯＲ回路、１２．１２ａ、１２
ｂ　　・・・・・・大小比較器、１４・・・・・・使用
中表示７リツプフロツプ、１５・・・・・・有効性表示
ビット選択手段、 ＥＡ・・・・・・論理アドレス、　ＥＡ’・旧・・論理
アドレスビット、ＲＡ・・・・・・実アドレスビット、
Ｖ、Ｖｓ、Ｖｐ・・・・・・有効性表示ビット ２０．２１．２２・・・・・・論理アドレスビット、２
３・・・・・・一致信号、２４，２４ａ、２４ｂ・・・
・・・クリアアドレス、２５．２５ａ、２５ｂ−−−・
・・アドレスビット、２６，２６ａ。 ２６ｂ、３１．３１ａ、３１ｂ、３７−・−・・・有効
性表示ビット、２７．２７ａ、２７ｂ、２９．２９ａ、
２９ｂ、３０，３０ａ、３０ｂ・・・・・・クリア完了
表示信号、２８・・・・・・格納表示信号、３２・・・
・・・利用要求信号、３３，３３ａ、３３ｂ。 ３５ａ、３６ｂ・・・・・・アドレス選択信号、３４．
３５・・・・・・使用中表示信号。 ２１− 拵１　図

Claims (1)

【特許請求の範囲】
1. 第１の論理アドレスビットと第２の論理アドレスビット
   とを含む論理アドレスを格納する論理アドレスレジスタ
   と、第３の論理アドレスビットと実アドレスビットとか
   らなるアドレス変換対が格納され前記第２の論理アドレ
   スビットに従って読み出されるアドレス変換バッファと
   、前記第１の論理アドレスビットが読み出された前記第
   ３の論理アドレスビットと一致したときに一致信号を出
   力する一致比較器と、対応する前記アドレス対が有効か
   否かを示す有効性表示ビットが格納され前記第２の論理
   アドレスビットに従って読み出されクリアアドレスに従
   ってクリアされる有効性表示バッファと、前記アドレス
   変換バッファが無効化されたときに行なわれる前記有効
   性表示バッファのクリア動作が完了したことを示す第１
   のクリア完了信号を格納するクリア完了表示手段と、前
   記第１のクリア完了表示信号および利用要求信号の少な
   くとも一方が発生したときに前記有効性表示バッファに
   前記第２の論理アドレスビットを供給し前記第１のクリ
   ア完了表示信号および前記利用要求信号のいずれも発生
   していないとき前記有効性表示バッファに前記クリアア
   ドレスを供給するアドレス選択手段と、前記第２の論理
   アドレスビットが前記クリア動作のときに順次更新され
   る前記クリアアドレスより小さいときに第２のクリア完
   了表示信号を発生する大小比較器と、供給された前記論
   理アドレスに対応した前記アドレス変換対が格納されて
   いることを示す格納表示信号を前記一致信号が供給され
   読み出された前記有効表示ビットが有効であることを示
   しているときに前記第１のクリア完了表示信号および前
   記第２のクリア完了表示信号の少なくとも一方が供給さ
   れたときに出力する格納検出手段とを含むことを特徴と
   する高速アドレス変換装置。