JPH0564376B2

JPH0564376B2 -

Info

Publication number: JPH0564376B2
Application number: JP61113617A
Authority: JP
Inventors: Kyoshi Sudo; Toshihiro Sakai; Toshiharu Ooshima; Sadanari Sugiura; Akinao Tanigawa
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-05-20
Filing date: 1986-05-20
Publication date: 1993-09-14
Also published as: JPS62271030A

Description

【発明の詳細な説明】〔概要〕メモリアクセス方式であつて、仮想記憶方式で
動作するモードをもつ電子計算機において、物理
アドレスの有効性のチエツクに先立ちメモリアク
セス要求を送出してメモリアクセス動作を開始
し、物理アドレスが無効であることが判明した場
合に初めてそのアクセスを無効にする制御信号を
送出しようとするものである。

〔産業上の利用分野〕

本発明は電子計算機システムにおいてCPU（中
央処理装置）がメモリアクセスする場合のアクセ
ス方式、特に仮想記憶モードにおいて、論理アド
レスを物理アドレスに変換する対応テーブル
（TLB）を索引して得られる物理アドレスにより
メモリをアクセスする方式に関する。

今日の電子計算機のほとんどは、その記憶すべ
き情報量の増大に伴い仮想記憶方式をとつてい
る。

すなわち実際に実装されている実アドレス空間
よりはるかに大きな仮想アドレス空間をもち、仮
想アドレスすなわち論理アドレスを物理アドレス
に変換することによりメモリをアクセスしてい
る。この変換を特に高速で行なうためにTLBと
呼ばれる対応テーブルをハードウエアで持つてい
る。従つて、CPUから論理アドレスを送出して
から物理アドレスに変換してメモリをアクセスす
るまでが全体のメモリアクセス時間となる。
CPUの処理速度を高めるにはこの全体のメモリ
アクセス時間を短縮することが必要となる。

〔従来の技術〕

従来のメモリアクセス方式は、第６図に示す構
成により、行われていた。

図中、参照符号１′はCPU、２′はメモリ装置、
３′はストレージキー、４′は更新回路、５′は他
のメモリアクセス装置である。

CPU１′はマイクロプロセツサ１１′、TLB１
２′メモリアクセス要求送出制御回路１３′、デー
タ転送制御回路１４′、物理アドレスバツフア１
５′、アドレス送出制御回路１６′、比較判定回路
１７′，１８′から構成されている。またメモリ装
置２′はメモリ２１′、要求受付制御回路２２′か
ら構成されている。

第６図は従来技術の周期1τのシステムクロツク
で同期して動作しており（第７図Ａ）、CPU１′
からのメモリリードサイクルが9τがかつていた
（第７図Ａ）。

τ₁からτ₉までの動作内容を以下に示す。

τ₁、τ₂：CPU１′の命令実行制御を行なうマイク
ロプロセツサ１１′から、論理アドレスが送出
される（第７図Ｂ）。

τ₃：論理アドレスの上位部分LADRL（2²¹〜2¹¹）
によりTLBが索引される（第７図Ｃ）。

τ₄：TLBから読み出されたタグ情報TAGを判定
する（第７図Ｃ）。

τ₅：タグ情報が正しい場合（第７図Ｄ）、メモリ
アクセス要求信号REQ１を送出する（第７図
Ｅ）。

τ₆〜τ₈：REQ１がメモリ装置２′に入力された時、
メモリ２１′が使用可能状態にある時、かつ
REQ１より優先順位の高い他のメモリアクセ
ス装置５′からのメモリアクセス要求信号REQ
０が送出されていない場合、要求受付制御回路
２２′からメモリ使用許可信号ACK１が出力さ
れる（第７図Ｆ）。

ACK１によりCPU１′は物理アドレスをメモ
リアドレスバスMABに送出する（第７図Ｇ）。
リード動作の場合τ₈でリードデータがメモリデ
ータバスMDBに出力され（第７図Ｈ）、CPU
のデータ転送制御回路１４′に入力される。

τ₉：データ転送制御回路１４′によりデータのチ
エツク、訂正（ECC機能による）を行ない、
CPUデータバスCDBを介してマイクロプロセ
ツサ１１′に入力される（第７図Ｉ）。

ここでタグ情報TAGとは（第６図）、物理ペー
ジアドレスPADRの正当性を示すものであり、
以下のものがある。

(a) 無効ビツト当ビツトが“１”の時、対応する物理ページ
アードレスPADRは無効であることを示す。

(b) 論理アドレス比較部（２ビツト）論理アドレスの上位部分LADRH（2²³、2²²）
と比較され、不一致のとき対応する物理ページ
アドレスPADRは無効となる。

(c) リング番号（４ビツト）リングプロテクシヨンを行なう場合のリング
番号であり、リード領域とライト領域の特権レ
ベルを示す。この番号が現プログラムのリング
番号（PSWRN）より小さければライト不可で
ある。

(a)、(b)の判定により物理ページアドレス
PADRが無効になつたことを特にTLBフオルト
と言い、メモリ２１′へのアクセスは行なわれず、
マイクロプロセツサ１１′に対して割込みを起こ
す。

(c)の判定によりライト不可となつた場合を、プ
ロテクシヨン例外と言い、やはりメモリ２１′へ
のアクセスは行なわれず、マイクロプロセツサ１
１′に対して割込みを起こす。

〔発明が解決しようとする問題点〕

従来は、上述のように、物理ページアドレスが
有効か無効かの判定をした後でメモリをアクセス
していた。

即ち、上記(a)、(b)、(c)のダク情報を判定し、反
応する物理ページアドレスによつてメモリアクセ
スが可能であることが検出されるまでメモリアク
セス要求が出せなかつた。さもないとメモリに対
して無効なアクセスがされてしまい、データ破壊
を起こすからである。

ところがメモリへのアクセスは局所性が強く、
メモリの同じ領域をアクセスする場合が非常に多
い。従つてタグ情報を判定した結果物理ページア
ドレスが有効であることの方が多いことは経験則
上よく知られており、無効になる確率は極めて少
ないといつてよい。例えば有効になる確率は99
％、無効になる確率は１％である。

このように１％の確率でしか起こらない無効を
検出するために、タグ情報の判定時間がかかり全
体のメモリアクセス時間を遅らせることはCPU
の処理効率を低下させるという問題点がある。

〔問題点を解決するための手段〕本発明の目的は、TLBを索引して物理アドレ
スの有効性をチエツクする時間のロスによるメモ
リアクセス時間全体が増大するという上記問題点
を解決し、全体のメモリアクセス時間を減少させ
るCPUの処理速度を向上させることにある。

そのための手段は、TLBに物理ページアドレ
スと共に格納されたタグ情報による物理ページア
ドレスの有効性の判定に先立つてメモリアクセス
要求を出し、要求が受付けられてメモリアクセス
動作開始後、物理アドレス無効と判定された時
に、メモリアクセス無効化信号を送出し、そのメ
モリアクセスを無効にしようとするものである。

つまり、タグ情報の有効性の判定と並行して一
応有効なものと仮定してメモリをアクセスし、
CPUにデータを取り込む前に判定結果を出せば
よいようになつている。

〔作用〕

本発明によれば、TLBから読み出された物理
ページアドレスが確定した時点で、タグ情報の判
定結果を待たずにメモリアクセス要求を送出し、
アクセス許可信号入力後直ちにアクセスを行なう
ことにより、全体のメモリアクセス時間を短くし
ている。タグ情報の判定結果、対応する物理ペー
ジアドレスが無効であると判定された時は、アク
セスが完了する前にアクセス無効化信号を送出
し、アクセスが全く行なわれなかつたと同じ状態
にする。この場合、メモリアドレスバスとメモリ
データバスは無駄に使われる時間が生じるが、通
常のプログラム実行ではTLBフオルト、プロテ
クシヨン例外になる確率は非常に低く、0.1％以
下である。これに対して本発明によるメモリアク
セス時間短縮の結果は、以下の実施例によると20
％以上である。

従つて、本発明によれば全体のメモリアクセス
時間が減少してCPUの処理効率が向上した。

〔実施例〕

以下、本発明を、実施例により添付図面を参照
して、説明する。

第１図は本発明の実施例を示す図である。

第１図は仮想記憶方式で動作するモードをもつ
電子計算機であつて、CPU１、メモリ装置２、
ストレージキー３、更新回路４、他のメモリアク
セス装置５から構成されている。

上記CPU１は、仮想記憶モードで動作する場
合にTLB１２を索引して得られる物理アドレス
によりメモリ装置２をアクセスする装置であつ
て、マイクロプロセツサ１１、TLB１２、メモ
リアクセス要求送出制御回路１３、データ転送制
御回路１４、物理アドレスバツフア１５、アドレ
ス送出制御回路１６、比較判定回路１７及び
PSWRNレジスタ１８から成る。

マイクロプロセツサ１１は、CPUアドレスバ
スCABから論理アドレスLADRを送出し、CPU
データバスCDBを介してメモリ装置２へのデー
タのライトとメモリ装置２からデータのリードを
行う。

TLB１２は、論理アドレスを物理ページアド
レスへ変換する対応テーブルである。TLB１２
を構成するタグ情報TAGの内容は従来技術にお
いて述べたとおりである。

メモリアクセス要求制御回路１３はメモリ装置
２へアクセス要求信号REQ１をメモリ装置２へ
送出と共にタグ情報TAGが無効の場合には、ア
クセス無効化信号ACINVを、一点鎖線で示すよ
うに、データ転送制御回路１４とメモリ装置２と
更新回路４へ送出する。データ転送制御回路１４
は、リードデータとライトデータの転送制御を行
う。

物理アドレスバツフア１５は、TLB１２から
読み出された物理ページアドレスPADRと論理
アドレスの下位部分LADRLとで構成された物理
アドレスを格納する。

アドレス送出制御回路１６は、上記物理アドレ
スの送出制御を行う。

比較判定回路１７は、タグ情報の有効性を判定
する。

PSWRNレジスタ１８は現プログラムのリング
番号（PSWRN）を格納し、タグ情報の一部とし
てのリング番号と比較するために使用される。メ
モリ装置２は、メモリ２１と要求受付制御回路２
２から成る。

メモリ２１は、マイクロプロセツサ１１がリー
ドすべきデータを記憶し又はマイクロプロセツサ
１１がライトするデータを記憶すべき装置であ
る。

要求受付制御回路２２は、CPU１がメモリ２
をアクセスする際にメモリアクセス許可信号
ACKIを送出する。

次に、ストレージキー３はメモリ２１の当該ペ
ージのデータが参照されたか（リード時）変更さ
れたか（ライト時）を更新する装置である。

他のメモリアクセス装置５は、CPU１と同様
にメモリ装置２をアクセスするがREQ１より優
先順位が高いメモリアクセス要求信号REQ０を
送出する。

以下、上記構成を有する第１図の実施例の動作
を、説明する。

(1) 物理ページアドレス有効時のメモリリード動
作（第２図）。

物理ページアドレスが有効であると判定され
た場合の動作は第２図のようになり、システム
クロツク周期を1τとすれば全体のメモリアクセ
ス時間に7τとなる（第２図Ａ）。

τ₁からτ₇までの動作内容は次のとおりであ
る。

τ₁、τ₂：マイクロプロセツサ１１からCPUアド
レスバスCABを介して論理アドレスLADR
が送出される（第２図Ｂ）。

τ₃：論理アドレスの上位部分LADRHにより
TLB１２から物理アドレスPADRがバツフ
ア１５を介して回路１６へ読み出される（第
２図Ｃ）。同時に回路１３からメモリアクセ
ス要求REQ１をメモリ装置２に送出する
（第２図Ｅ）。

τ₄〜τ₆：メモリアクセス許可信号ACK１が要
求受付制御回路２２から回路１３へ入力され
（第２図Ｆ）、メモリアドレスバスMABに物
理アドレスPADRを送出する（第２図Ｍ）。
同時にタグ一致信号COINがオンになり（物
理アドレスが有効であることを示す信号）、
このアクセスが有効であることが示される
（第２図Ｄ）。従つてアクセス無効化信号
ACINVは出ない（第２図Ｇ）。

τ₆でリードデータRDATAがメモリデータ
バスMDBからデータ転送制御回路１４に入
力され、ラツチされる（第２図Ｉ）。同時に
ストレージキーライトイネーブルがオンにな
り、τ₆の後縁で更新される（第２図Ｌ）。す
なわち、ストレージキー３のＲビツト
（Refernce：参照ビツト）が０から１にな
る。

τ₇：データ転送制御回路１４においてリードデ
ータRDATAのチエツク訂正を行ない、
CPUデータバスCDBを介してマイクロプロ
セツサ１１へ転送する（第２図Ｊ）。

τ₄〜τ₇までの間で、何らかのアクセスエラー
が生じた場合、対応するエラーステータがセツ
トされる（第２図Ｍ，Ｎ）。エラーステータス
としては以下のもがある。

メモリアドレスパリテイエラー：メモリ
アドレスバスMABに送出されたメモリ物
理アドレスPADRにパリテイエラーがあ
つた。

メモリアドレスオーバー：送出されたア
ドレスに対応するメモリが未実装であつ
た。

ストレージキーパリテイエラー：更新動
作のためにストレージキー３から読み出さ
れたデータにパリテイエラーがあつた。

ECCエラー：リードデータRDATAに
ECCエラー（訂正可能エラーまたは訂正
不可能エラー）があつた。

(2) 物理ページアドレス有効時のメモリライト動
作（第３図）。

この動作は第３図のようになり、全体のメモ
リアクセス時間は6τとなる。

以下のような動作内容である。

τ₁〜τ₅：リード動作と同じ、但しτ₄でライトデ
ータWDATAをメモリデータバスMDBに送
出する（第３図Ｉ）。

τ₆：メモリライトイネーブルがオンになり（第
３図Ｋ）、メモリへデータが書込まれる、同
時にストレージキーライトイネーブルもオン
になり（第３図Ｌ）、ストレージキー３が更
新される。アクセスエラーがあつた場合は対
応するエラーステータスがセツトされる（第
３図Ｍ） (3) 物理ページアドレス無効時のメモリリード動
作（第４図）。

この場合の動作は第４図のようになり、全体
のメモリアクセス時間はτ₇である。

τ₁〜τ₃：上記(1)で述べたタグ一致時、即ち物理
ページアドレス有効時のリード動作と同じで
ある。

τ₄〜τ₆：メモリアクセス許可信号ACK１が回
路２２から１３へ入力され（第４図Ｆ）、メ
モリアドレスバスMABに物理アドレス
PADRを回路１６から送出する（第４図
Ｈ）。このときタグ一致信号COINがτ₄の期
間でオフであるため（第２図Ｄ）、τ₅からア
クセス無効化信号ACINVが回路１３から一
点鎖線で示すように送出され、メモリ装置
２、ストレージキー更新回路４、データ転送
制御回路１４に入力される（第４図Ｇ）。こ
のACINV信号により、τ₆でオンになるはず
のストレージキーライトイネーブル信号はオ
ンにならず（第４図Ｌ）、アクセスエラーが
発生してもステータスにはセツトされない
（第４図Ｍ，Ｎ。すなわちアクセスが全く行
なわれなかつたのと同じ状態になる τ₇：データ転送制御回路１４には、リードデー
タRDATAがメモリデータバスMDBを介し
て既に入力されているが（第４図Ｉ、これは
無効な物理アドレスに対するリードデータで
あるから当然誤つたデータである。従つて
ECCエラーがある場合もあるが、これによ
るエラーステータスセツトも抑止される（第
４図Ｎ）。またこの誤まりデータによりECC
機能で誤つてデータが訂正され、パリテイの
くずれたデータがマイクロプロセツサ１１に
転送され、マイクロプロセツサ１１のパリテ
イチエツク機能によりパリテイエラーが検出
される場合があるが、もともと無効なアクセ
スによるリードデータであるからこのパリテ
イエラーは意味がない。従つて、アクセス無
効化信号ACINVがデータ転送制御回路１４
に入力された場合は、τ₇で正しいパリテイを
生成してマイクロプロセツサ１１に転送する
機能をもたせる。

(4) 物理ページアドレス無効時のメモリライト動
作（第５図）。

この場合の動作は第５図のようになり、全体
のメモリアクセス時間は6τである。

τ₁〜τ₆：上記(3)と同じである。

但しτ₆で、アクセス無効化信号ACINVが回
路１３からメモリ装置２に入力され、τ₆でオン
になるはずのメモリライトイネーブル信号がオ
ンにならず（第５図Ｋ）、メモリへのライト動
作は行なわれない。

上記(1)〜(4)の動作中において、マイクロプロセ
ツサ１１に力されるデータのパリテイがくずれて
おり、マイクロプロセツサ１１内で入力データパ
リテイエラーが検出された場合は、マイクロプロ
セツサ１１に対して最高の優先順位の割込みが起
きる。

これに対して物理アドレスが無効であることを示す、TLB
フオルト及びプロテクシヨン例外などは前記入力
データパリテイエラーに比べて、優先順位の低い
割込みとなる。

データ転送制御回路１４は、ECCつきのメモ
リデータの訂正可能なエラーは訂正し、さらにパ
リテイビツトを生成してマイクロプロセツサ１１
に転送する。ところが訂正不可能のエラーの場合
は正常にパリテイが生成されない。

従つて本発明では優先順位の低いTLBフオル
ト等のエラーから最高優先順位割込みである入力
データパリテイエラーを誘起しないように、デー
タ転送制御回路１４によりACINV信号入力時は
メモリリードデータに関係なく、パリテイの正し
いデータ（例えばall“１”など）をマイクロプロ
セツサ１１へ転送するようにしている。

〔発明の効果〕

上記のとおり、本発明によれば物理ページアド
レスの有効無効の判定動作と並行して当該物理ペ
ージアドレスは一応有効なものとしてメモリアク
セスし、その後無効結果が判明した時点で無効化
信号を送出することによりアクセスが行われなか
つたのと同じ状態にすることができる。

従つて、TLBを索引して物理ページアドレス
の有効無効の判定をする時期がメモリアクセス時
期に組み込まれるので、全体のメモリアクセス時
間が短縮しCPUの処理効率が向上した。

【図面の簡単な説明】

第１図は本発明の実施例を示す図、第２図乃至
第５図は本発明の動作説明図、第６図は従来方式
の構成図、第７図は従来方式の動作説明図であ
る。１……CPU、２……メモリ装置、３……スト
レージキー、４……更新回路、５……他のメモリ
アクセス装置、１１……マイクロプロセツサ、１
２……TLB、１３……メモリアクセス要求送出
制御回路、１４……データ転送制御回路、１５…
…物理アドレスバツフア、１６……アドレス送出
制御回路、１７……比較判定回路、１８……
PSWRNレジスタ、２１……メモリ、２２……要
求受付制御回路、CAB……CPUアドレスバス、
CDB……CPUデータバス、MAB……メモリアド
レスバス、MDB……メモリデータバス。

Claims

【特許請求の範囲】１仮想記憶制御モードの時、論理アドレスを物
理ページアドレスに変換する対応テーブルである
TLBを、論理アドレスの一部により索引し、読
み出された物理ページアドレスと論理アドレスの
他の一部であるページ内アドレス部とから生成し
た物理アドレスにより、他のメモリアクセス装置
と共用するメモリ装置をアクセスするメモリアク
セス方式において、上記TLBに物理ページアドレスと共に格納さ
れたタグ情報による物理ページアドレスの有効性
の判定に先立つて、前記メモリ装置に対してメモリアクセス要求を
出し、要求が受け付けられて前記物理ページアド
レスを含む物理アドレスによりメモリアクセス動
作開始後、上記物理アドレスが無効と判定された
時に、メモリアクセス無効化信号を送出すること
により、そのメモリアクセスを無効にし、そのメ
モリアクセスが存在しなかつた場合と同じ状態に
することを特徴とするメモリアクセス方式。２メモリアクセス無効化信号が送出された時に
はメモリアクセスに起因してエラーが発生して
も、そのエラーがエラーステータスにセツトされ
るのを抑止し、そのエラーを無効にすることを特
徴とする特許請求範囲第１項記載のメモリアクセ
ス方式。３メモリアクセス無効化信号が送出された時に
はメモリ参照・更新履歴を記録するストレージ・
キーの情報の更新を抑止することを特徴とする特
許請求範囲第１項記載のメモリアクセス方式。４ TLBに格納するタグ情報として、少なくと
もTLBの物理ページアドレス部の無効性を示す
TLBフオルト制御情報と、論理アドレスに対す
るプロテクシヨン制御情報とを含むことを特徴と
する特許請求範囲第１項記載のメモリアクセス方
式。５ライト動作時にメモリに入力されるライトイ
ネーブル信号がアクテイブになるのを抑止できる
タイミングで無効化信号を送出することによつて
メモリが書き換えられるのを抑止すると共にメモ
リリード動作時にメモリアクセス無効化信号が送
出された時に、メモリリードデータにエラーが生
じた場合は、そのエラーデータがCPUに入力さ
れることによつて２次的なエラー要因が発生しな
いように、リードデータを修正した後CPUに入
力することを特徴とする特許請求範囲第１項記載
のメモリアクセス方式。