JPH0754483B2 - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPH0754483B2 JPH0754483B2 JP61165994A JP16599486A JPH0754483B2 JP H0754483 B2 JPH0754483 B2 JP H0754483B2 JP 61165994 A JP61165994 A JP 61165994A JP 16599486 A JP16599486 A JP 16599486A JP H0754483 B2 JPH0754483 B2 JP H0754483B2
- Authority
- JP
- Japan
- Prior art keywords
- memory access
- memory
- address
- error
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔概 要〕 仮想記憶方式で動作するモードを有し、且つメモリがCP
Uほかのメモリアクセス装置によってもアクセスされる
電子計算機システムにおいて、論理アドレスのパリティ
チェック及び論理アドレスの一部により検索されるトラ
ンスレーション・ルックアサイド・バッファ（以下単に
TLBと略称する。）のリードデータのパリティチェック
の時間的ロスによるメモリアクセス時間全体が増大する
と言う問題を解決するために、上記パリティチェックに
先立ちメモリアクセス要求を送出してメモリアクセス動
作を開始し、パリティエラーが判明した時のみ、そのア
クセスを無効にする制御信号を送出し、これにより全体
のメモリアクセス時間を減少させ、中央処理装置（CP
U）の処理速度を向上させるものである。
Uほかのメモリアクセス装置によってもアクセスされる
電子計算機システムにおいて、論理アドレスのパリティ
チェック及び論理アドレスの一部により検索されるトラ
ンスレーション・ルックアサイド・バッファ（以下単に
TLBと略称する。）のリードデータのパリティチェック
の時間的ロスによるメモリアクセス時間全体が増大する
と言う問題を解決するために、上記パリティチェックに
先立ちメモリアクセス要求を送出してメモリアクセス動
作を開始し、パリティエラーが判明した時のみ、そのア
クセスを無効にする制御信号を送出し、これにより全体
のメモリアクセス時間を減少させ、中央処理装置（CP
U）の処理速度を向上させるものである。
本発明は、電子計算機システムにおいて、中央処理装置
（以下単にCPUと略称する）がメモリをアクセスする場
合のメモリアクセス方式に係り、特に仮想記憶方式にお
いて、TLBを索引することで得られる物理アドレスによ
りメモリをアクセスする方式に関する。
（以下単にCPUと略称する）がメモリをアクセスする場
合のメモリアクセス方式に係り、特に仮想記憶方式にお
いて、TLBを索引することで得られる物理アドレスによ
りメモリをアクセスする方式に関する。
電子計算機システムには、論理的な記憶装置（仮想アド
レス空間）を対象としてプログラムを組み、これと実際
の主記憶装置（実アドレス空間）とを計算機及びオペレ
ーティングシステムにより対応づけるようにした仮想記
憶方式が採用されている。
レス空間）を対象としてプログラムを組み、これと実際
の主記憶装置（実アドレス空間）とを計算機及びオペレ
ーティングシステムにより対応づけるようにした仮想記
憶方式が採用されている。
これは、計算機システムに実際に実装されている実アド
レス空間より遥かに大きな仮想アドレス空間をもち、仮
想アドレス、即ち論理アドレスを物理アドレスに変換す
ることによりメモリをアクセスするものである。また、
上記アドレス変換を高速に行なうためにTLBと称する対
応テーブルをハードウエアで持っている。
レス空間より遥かに大きな仮想アドレス空間をもち、仮
想アドレス、即ち論理アドレスを物理アドレスに変換す
ることによりメモリをアクセスするものである。また、
上記アドレス変換を高速に行なうためにTLBと称する対
応テーブルをハードウエアで持っている。
従って、CPUが論理アドレスを送出してから物理アドレ
スに変換し、これによりメモリをアクセスするまでが全
体のメモリアクセス時間となる。CPUの処理速度を高め
るには上記全体のメモリアクセス時間を短縮することが
必要となる。
スに変換し、これによりメモリをアクセスするまでが全
体のメモリアクセス時間となる。CPUの処理速度を高め
るには上記全体のメモリアクセス時間を短縮することが
必要となる。
第６図は従来におけるメモリアクセス方式のシステム構
成図を示し、第７図はそのタイミングチャートである。
成図を示し、第７図はそのタイミングチャートである。
第６図において、１はCPUで、マイクロプロセッサ２
と、このマイクロプロセッサ２から送出される論理アド
レスの上位部分により索引されるTLB3と、このTLBから
読み出されたデータ（物理ページアドレスを含む）及び
上記論理アドレスの下位部分（論理ページ内アドレス）
とを記憶する物理アドレスバッファ４と、この物理アド
レスの送出制御回路５と、上記マイクロプロセッサ２に
CPUデータバス６を介して接続されたデータ転送制御回
路７及び、論理アドレスパリティエラー及びTLB3のリー
ドデータパリティエラーが入力されるようになっている
メモリアクセス要求送出制御回路８とから構成されてい
る。
と、このマイクロプロセッサ２から送出される論理アド
レスの上位部分により索引されるTLB3と、このTLBから
読み出されたデータ（物理ページアドレスを含む）及び
上記論理アドレスの下位部分（論理ページ内アドレス）
とを記憶する物理アドレスバッファ４と、この物理アド
レスの送出制御回路５と、上記マイクロプロセッサ２に
CPUデータバス６を介して接続されたデータ転送制御回
路７及び、論理アドレスパリティエラー及びTLB3のリー
ドデータパリティエラーが入力されるようになっている
メモリアクセス要求送出制御回路８とから構成されてい
る。
又、９はメモリ装置で、ページ単位のメモリ部10と要求
受付制御部11を備えており、このようにしたメモリ装置
９はメモリアドレスバス12を介して上記CPU1のアドレス
送出制御回路５に接続され、さらにメモリデータバス13
を介してCPU1のデータ転送制御回路７に接続されている
と共に、要求受付制御部11にはCPU1のメモリアクセス要
求送出制御回路８からリクエスト信号REQが供給される
ようになっており、そして、要求受付制御部11からはア
ドレス送出制御部５及びメモリアクセス要求送出制御回
路８にメモリ使用許可信号ACKが出力されるようになっ
ている。又、14は上記メモリ部10の各ページに対応して
メモリ参照，変更履歴の情報を記録するストレージキー
で、これにはメモリアドレスバス12を介して物理アドレ
スが加えられるようになっており、さらに更新動作する
ための回路15が付加されている。16は上記CPU1に相当す
る他のメモリアクセス装置で、上記CPU1と同様にメモリ
装置９に接続されている。
受付制御部11を備えており、このようにしたメモリ装置
９はメモリアドレスバス12を介して上記CPU1のアドレス
送出制御回路５に接続され、さらにメモリデータバス13
を介してCPU1のデータ転送制御回路７に接続されている
と共に、要求受付制御部11にはCPU1のメモリアクセス要
求送出制御回路８からリクエスト信号REQが供給される
ようになっており、そして、要求受付制御部11からはア
ドレス送出制御部５及びメモリアクセス要求送出制御回
路８にメモリ使用許可信号ACKが出力されるようになっ
ている。又、14は上記メモリ部10の各ページに対応して
メモリ参照，変更履歴の情報を記録するストレージキー
で、これにはメモリアドレスバス12を介して物理アドレ
スが加えられるようになっており、さらに更新動作する
ための回路15が付加されている。16は上記CPU1に相当す
る他のメモリアクセス装置で、上記CPU1と同様にメモリ
装置９に接続されている。
次に、上記のように構成されたメモリアクセス装置の動
作を第７図のタイムチャートを参照して説明する。
作を第７図のタイムチャートを参照して説明する。
第７図から明らかなように、従来のメモリアクセスシス
テムはシステムクロックに同期して動作され、CPU1から
のメモリリードサイクルは９τかかることが示されてい
る。
テムはシステムクロックに同期して動作され、CPU1から
のメモリリードサイクルは９τかかることが示されてい
る。
まず、クロック周期τ1,τ２の間にCPUの命令実行制御
を行なうマイクロプロセッサ２からCPUアドレスバス2a
に論理アドレスを送出する。次のクロック周期τ３で
は、送出された論理アドレスの上位部分によりTLB3が索
引される。そして次のクロック周期τ４においてTLB3か
ら読み出されたデータ（物理ページアドレスを含む）の
パリティをチェックする。ここでパリティが正しい場合
は、クロック周期τ５でメモリ要求送出制御回路８から
メモリアクセス要求信号REQを送出する。アクセス要求
信号REQがメモリ装置９の要求受付制御部11に入力され
た時、メモリ部10が使用可能状態にあり、かつアクセス
要求信号REQより優先順位の高い他のメモリアクセス装
置16からのメモリアクセス要求信号REQ0が送出されてい
ない場合は、要求受付制御部11からクロック周期τ６〜
τ８のタイミングでメモリ使用許可信号ACKがアドレス
送出制御回路５及びメモリアクセス要求送出制御回路８
に出力される。これによりCPU1は物理アドレスバッファ
４に格納されている物理アドレスをメモリアドレスバス
12に送出する。そして物理アドレスによりメモリ装置９
をクロック周期τ８のタイミングでアクセスすると、メ
モリ部10からデータが読み出されメモリデータバス13に
出力されると共に、該データはCPU1のデータ転送制御回
路７に入力される。データ転送制御回路７では、クロッ
ク周期τ３でデータのチェック，訂正（エラー検出，訂
正回路による）を行ない、その後、CPUデータバス６を
通してマイクロプロセッサ２に転送する。
を行なうマイクロプロセッサ２からCPUアドレスバス2a
に論理アドレスを送出する。次のクロック周期τ３で
は、送出された論理アドレスの上位部分によりTLB3が索
引される。そして次のクロック周期τ４においてTLB3か
ら読み出されたデータ（物理ページアドレスを含む）の
パリティをチェックする。ここでパリティが正しい場合
は、クロック周期τ５でメモリ要求送出制御回路８から
メモリアクセス要求信号REQを送出する。アクセス要求
信号REQがメモリ装置９の要求受付制御部11に入力され
た時、メモリ部10が使用可能状態にあり、かつアクセス
要求信号REQより優先順位の高い他のメモリアクセス装
置16からのメモリアクセス要求信号REQ0が送出されてい
ない場合は、要求受付制御部11からクロック周期τ６〜
τ８のタイミングでメモリ使用許可信号ACKがアドレス
送出制御回路５及びメモリアクセス要求送出制御回路８
に出力される。これによりCPU1は物理アドレスバッファ
４に格納されている物理アドレスをメモリアドレスバス
12に送出する。そして物理アドレスによりメモリ装置９
をクロック周期τ８のタイミングでアクセスすると、メ
モリ部10からデータが読み出されメモリデータバス13に
出力されると共に、該データはCPU1のデータ転送制御回
路７に入力される。データ転送制御回路７では、クロッ
ク周期τ３でデータのチェック，訂正（エラー検出，訂
正回路による）を行ない、その後、CPUデータバス６を
通してマイクロプロセッサ２に転送する。
なお、TLB3を索引するのに用いられる論理アドレスの上
位部分のパリティチェックは、クロックτ２以後に行な
われる。又、TLB3の索引に関係のない論理ページ内アド
レスのパリティチェックは、上記論理アドレス上位部分
が送出された後、同じアドレスバスを使用してTLBデー
タが読み出されるタイミングで出力されるクロックτ４
以後で行なわれる。
位部分のパリティチェックは、クロックτ２以後に行な
われる。又、TLB3の索引に関係のない論理ページ内アド
レスのパリティチェックは、上記論理アドレス上位部分
が送出された後、同じアドレスバスを使用してTLBデー
タが読み出されるタイミングで出力されるクロックτ４
以後で行なわれる。
上記のような従来のメモリアクセス方式では、TLB3のリ
ードデータのパリティをチェックし、物理ページアドレ
スが正しいものであると判定されるまでメモリアクセス
要求を出力しないようになっている。このようにしない
と、メモリに対し無効なアクセスがされてしまい、又、
パリティエラーのある物理ページアドレスでアクセスさ
れたメモリデータがCPU1のマイクロプロセッサ２に転送
されると、CPU1を暴走させたり、システムダウンさせる
要因となるほか、メモリライトの場合にはメモリ部内の
データを破壊させてしまう。
ードデータのパリティをチェックし、物理ページアドレ
スが正しいものであると判定されるまでメモリアクセス
要求を出力しないようになっている。このようにしない
と、メモリに対し無効なアクセスがされてしまい、又、
パリティエラーのある物理ページアドレスでアクセスさ
れたメモリデータがCPU1のマイクロプロセッサ２に転送
されると、CPU1を暴走させたり、システムダウンさせる
要因となるほか、メモリライトの場合にはメモリ部内の
データを破壊させてしまう。
同様にして、論理アドレス自体にパリティエラーがある
場合も、その論理アドレスによって索引されるTLBのリ
ードデータ、即ち物理ページアドレスの正当性は保証で
きず、メモリアクセス要求を出せない。このことは論理
アドレスの下位部分である論理ページ内アドレスの場合
も同様である。
場合も、その論理アドレスによって索引されるTLBのリ
ードデータ、即ち物理ページアドレスの正当性は保証で
きず、メモリアクセス要求を出せない。このことは論理
アドレスの下位部分である論理ページ内アドレスの場合
も同様である。
即ち、上記のようなメモリアクセス方式においては、常
にTLBリードデータ及び論理アドレスのパリティチェッ
クの結果を待ってメモリアクセス要求を行なうものであ
るため、パリティチェックの時間が全体のメモリアクセ
ス時間を遅らせ、システムの処理速度を大幅に低下させ
てしまう要因となっていた。
にTLBリードデータ及び論理アドレスのパリティチェッ
クの結果を待ってメモリアクセス要求を行なうものであ
るため、パリティチェックの時間が全体のメモリアクセ
ス時間を遅らせ、システムの処理速度を大幅に低下させ
てしまう要因となっていた。
本発明は上記の問題点を解決するためになされたもの
で、全体のメモリアクセス時間を短縮し、システムの処
理速度を大幅に向上できるメモリアクセス方式を提供す
ることを目的とする。
で、全体のメモリアクセス時間を短縮し、システムの処
理速度を大幅に向上できるメモリアクセス方式を提供す
ることを目的とする。
本願発明に係るメモリアクセス方式は、論理アドレスで
アドレス変換テーブルを索引し、該アドレス変換テーブ
ルから読み出されたリードデータから生成した物理アド
レスによりメモリ装置９をアクセスするメモリアクセス
方式において、上記リードデータ又は上記論理アドレス
のチェックに先立ってメモリアクセス要求送出手段17か
らメモリアクセス要求を上記メモリ装置９へ送出し、こ
の要求がメモリ装置９に受け付けられて上記物理アドレ
スによりメモリアクセス動作の開始後、上記リードデー
タ或いは論理アドレスのチェック結果でエラーが判明し
たとき上記メモリアクセス要求送出手段17からのメモリ
アクセスを無効にする無効化信号を送出するようにした
ものである。
アドレス変換テーブルを索引し、該アドレス変換テーブ
ルから読み出されたリードデータから生成した物理アド
レスによりメモリ装置９をアクセスするメモリアクセス
方式において、上記リードデータ又は上記論理アドレス
のチェックに先立ってメモリアクセス要求送出手段17か
らメモリアクセス要求を上記メモリ装置９へ送出し、こ
の要求がメモリ装置９に受け付けられて上記物理アドレ
スによりメモリアクセス動作の開始後、上記リードデー
タ或いは論理アドレスのチェック結果でエラーが判明し
たとき上記メモリアクセス要求送出手段17からのメモリ
アクセスを無効にする無効化信号を送出するようにした
ものである。
本発明において、CPUから送出された論理アドレスでア
ドレス変換テーブルを索引して読み出されたリードデー
タが確定した時点に、リードデータ又は論理アドレスの
チェックの結果を待たずに、メモリアクセス要求を送出
し、要求受付信号送出後直ちにメモリアクセスを行う。
ドレス変換テーブルを索引して読み出されたリードデー
タが確定した時点に、リードデータ又は論理アドレスの
チェックの結果を待たずに、メモリアクセス要求を送出
し、要求受付信号送出後直ちにメモリアクセスを行う。
こうすることによって、メモリアクセス要求を早めにメ
モリ装置９へ送出することがてきるから、エラーのない
アドレスに対するチェックを意識的に省いて全体のメモ
リアクセス時間を短縮することができる。
モリ装置９へ送出することがてきるから、エラーのない
アドレスに対するチェックを意識的に省いて全体のメモ
リアクセス時間を短縮することができる。
そして、チェックの結果、エラーと判定された時は、前
記CPUによるアクセスが完了する前に無効化信号を送出
してアクセスが行われなかったと同じ状態にする。これ
により、システムの処理速度を大幅に向上させることが
可能になるし、その信頼性の向上ともなる。
記CPUによるアクセスが完了する前に無効化信号を送出
してアクセスが行われなかったと同じ状態にする。これ
により、システムの処理速度を大幅に向上させることが
可能になるし、その信頼性の向上ともなる。
以下、本発明の実施例において説明する。
第１図は本発明に係るメモリアクセス方式の一例を示す
システム構成図である。
システム構成図である。
この第１図において、１はメモリアクセス手段を構成す
るCPU、２はCPU1の命令実行制御を行うマイクロプロセ
ッサ、３はマイクロプロセッサ２から送出される論理ア
ドレスの上位部分により索引されるTLB、４はTLB3から
読み出されたデータ及び論理アドレスの下位部分を格納
する物理アドレスバッファ、５は要求受付制御部11から
許可信号ACKが返ったとき物理ページアドレスをメモリ
装置９に送出するアドレス送出制御回路、７はマイクロ
プロセッサ２とメモリ装置９のメモリ部10間でデータの
転送を行うデータ転送制御回路であり、又14はメモリ部
10の参照，変更履歴を記録するストレージキー、15はそ
の変更回路、16は他のメモリアクセス装置で、CPU1に相
当し、CPU1より優先度の高いものである。そして、本実
施例の従来と異なる点は、アクセス無効化信号ACINVを
送出するメモリアクセス要求送出制御回路17を備えてい
る点にある。
るCPU、２はCPU1の命令実行制御を行うマイクロプロセ
ッサ、３はマイクロプロセッサ２から送出される論理ア
ドレスの上位部分により索引されるTLB、４はTLB3から
読み出されたデータ及び論理アドレスの下位部分を格納
する物理アドレスバッファ、５は要求受付制御部11から
許可信号ACKが返ったとき物理ページアドレスをメモリ
装置９に送出するアドレス送出制御回路、７はマイクロ
プロセッサ２とメモリ装置９のメモリ部10間でデータの
転送を行うデータ転送制御回路であり、又14はメモリ部
10の参照，変更履歴を記録するストレージキー、15はそ
の変更回路、16は他のメモリアクセス装置で、CPU1に相
当し、CPU1より優先度の高いものである。そして、本実
施例の従来と異なる点は、アクセス無効化信号ACINVを
送出するメモリアクセス要求送出制御回路17を備えてい
る点にある。
上記メモリアクセス要求送出制御回路17には、従来と同
様に論理アドレスパリティエラー，及びTLBリードデー
タパリティエラー信号が入力されるようになっていると
共に、メモリ装置９の要求受付制御部11にはアクセス要
求信号REQが送出されるようになっており、さらに要求
受付制御部11からはアクセス許可信号ACKが入力される
ようになっている。そしてメモリアクセス要求送出制御
回路17から送出されるアクセス無効化信号ACINVは、デ
ータ転送制御回路7,メモリ装置９及びストレージキー更
新回路15に入力されるようになっている。
様に論理アドレスパリティエラー，及びTLBリードデー
タパリティエラー信号が入力されるようになっていると
共に、メモリ装置９の要求受付制御部11にはアクセス要
求信号REQが送出されるようになっており、さらに要求
受付制御部11からはアクセス許可信号ACKが入力される
ようになっている。そしてメモリアクセス要求送出制御
回路17から送出されるアクセス無効化信号ACINVは、デ
ータ転送制御回路7,メモリ装置９及びストレージキー更
新回路15に入力されるようになっている。
次に、上記のように構成された本実施例のメモリアクセ
ス装置の動作を第２図乃至第５図に示すタイムチャート
を参照しながら説明する。
ス装置の動作を第２図乃至第５図に示すタイムチャート
を参照しながら説明する。
第２図はパリティエラーがなく、物理ページアドレスが
有効であると判定された場合のメモリリードのタイムチ
ャートであり、全体のメモリアクセス時間は７τとな
る。以下、これについて詳述する。
有効であると判定された場合のメモリリードのタイムチ
ャートであり、全体のメモリアクセス時間は７τとな
る。以下、これについて詳述する。
まず、クロック周期τ1,τ２の間にマイクロプロセッサ
２から論理アドレスをCPUアドレスバス2aに送出する。
次のクロック周期τ３では、論理アドレスの上位部分に
よりTLB3が索引され、同時にメモリアクセス要求信号RE
Qをメモリアクセス要求送出制御回路17からメモリ装置
９の要求受付制御部11に送出する。
２から論理アドレスをCPUアドレスバス2aに送出する。
次のクロック周期τ３では、論理アドレスの上位部分に
よりTLB3が索引され、同時にメモリアクセス要求信号RE
Qをメモリアクセス要求送出制御回路17からメモリ装置
９の要求受付制御部11に送出する。
クロック周期τ４〜τ６では、上記メモリアクセス要求
に応じて直ちにメモリアクセス許可信号ACKが要求受付
制御部11からメモリアクセス要求送出制御回路17及びア
ドレス送出制御回路５に送出され、これにより物理アド
レスバッファ４の物理ページアドレスがメモリアドレス
バス12に送出される。このとき、TLBリードデータパリ
ティエラー信号は「０」であるから、このアクセスは有
効であることが示され、アクセス無効化信号ACINVは出
力されない。従って、クロック周期τ６で物理ページア
ドレスによりメモリ部10のデータがメモリデータバス13
を通してデータ転送制御回路７に取り込まれ、ラッチさ
れる。これと同時にストレージキー14のライトイネーブ
ルがオンになり、クロック周期τ６の後縁で更新され
る。即ち、ストレージキー14のＲビット（参照ビット）
が「０」から「１」になる。
に応じて直ちにメモリアクセス許可信号ACKが要求受付
制御部11からメモリアクセス要求送出制御回路17及びア
ドレス送出制御回路５に送出され、これにより物理アド
レスバッファ４の物理ページアドレスがメモリアドレス
バス12に送出される。このとき、TLBリードデータパリ
ティエラー信号は「０」であるから、このアクセスは有
効であることが示され、アクセス無効化信号ACINVは出
力されない。従って、クロック周期τ６で物理ページア
ドレスによりメモリ部10のデータがメモリデータバス13
を通してデータ転送制御回路７に取り込まれ、ラッチさ
れる。これと同時にストレージキー14のライトイネーブ
ルがオンになり、クロック周期τ６の後縁で更新され
る。即ち、ストレージキー14のＲビット（参照ビット）
が「０」から「１」になる。
クロック周期τ７では、リードデータのチェック，訂正
をデータ転送制御回路７で行ない、CPUデータバス６を
通してマイクロプロセッサ２へ転送する。
をデータ転送制御回路７で行ない、CPUデータバス６を
通してマイクロプロセッサ２へ転送する。
なお、クロック周期τ４〜τ７までの間で、何らかのア
クセスエラーが生じた場合は、対応するエラーステータ
スがセットされる。エラーステータスとしては以下のも
のがある。
クセスエラーが生じた場合は、対応するエラーステータ
スがセットされる。エラーステータスとしては以下のも
のがある。
（ａ） メモリアドレスパリティエラー：メモリアドレ
スバス12に送出される物理ページアドレスのパリティエ
ラーがある状態 （ｂ） メモリアドレスオーバ：送出されたアドレスに
対応するメモリ部が未実装の状態 （ｃ） ストレージキーパリティエラー：更新動作のた
めにストレージキー14から読み出されたデータにパリテ
ィエラーがある状態 （ｄ） ECCエラー（エラー検出，訂正機構）：リード
データにECCエラーがある状態 第３図は第１図のメモリアクセスシステムを、パリティ
エラーなしでライトアクセス動作させた場合のタイムチ
ャートであり、全体のメモリアクセス時間は６τとな
る。
スバス12に送出される物理ページアドレスのパリティエ
ラーがある状態 （ｂ） メモリアドレスオーバ：送出されたアドレスに
対応するメモリ部が未実装の状態 （ｃ） ストレージキーパリティエラー：更新動作のた
めにストレージキー14から読み出されたデータにパリテ
ィエラーがある状態 （ｄ） ECCエラー（エラー検出，訂正機構）：リード
データにECCエラーがある状態 第３図は第１図のメモリアクセスシステムを、パリティ
エラーなしでライトアクセス動作させた場合のタイムチ
ャートであり、全体のメモリアクセス時間は６τとな
る。
第３図において、クロック周期τ１〜τ５の間のライト
アクセス動作は第２図に示すリードアクセス動作と同じ
である。但し、クロック周期τ４では、マイクロプロセ
ッサ２からCPUデータバス６を通してデータ転送制御回
路７に転送されたライトデータがメモリデータバス13に
送出される。
アクセス動作は第２図に示すリードアクセス動作と同じ
である。但し、クロック周期τ４では、マイクロプロセ
ッサ２からCPUデータバス６を通してデータ転送制御回
路７に転送されたライトデータがメモリデータバス13に
送出される。
又、クロック周期τ６においては、メモリ部10のライト
イネーブルがオンになり、メモリ部10へデータが書き込
まれる。これと同時にストレージキー14のライトイネー
ブルもオンになり、ストレージキー14が更新される。こ
こで、アクセスエラーがあった場合は、対応するエラー
ステータスがセットされる。
イネーブルがオンになり、メモリ部10へデータが書き込
まれる。これと同時にストレージキー14のライトイネー
ブルもオンになり、ストレージキー14が更新される。こ
こで、アクセスエラーがあった場合は、対応するエラー
ステータスがセットされる。
次に、上記第１図のメモリアクセスシステムがパリティ
エラーありの状態でリード動作された場合について述べ
る。このときのタイムチャートを第４図に示す。
エラーありの状態でリード動作された場合について述べ
る。このときのタイムチャートを第４図に示す。
第４図において、クロック周期τ１〜τ３の間では、パ
リティエラーなしの第２図に示す場合と同じである。
リティエラーなしの第２図に示す場合と同じである。
クロック周期τ４〜τ６では、メモリアクセス許可信号
ACKがアクセス送出制御回路５に入力されるため、メモ
リアドレスバス12に物理アドレスバッファ４の物理ペー
ジアドレスが送出される。この時、TLBリードデータパ
リティエラー信号が「１」であるため、クロック周期τ
５からアクセス無効化信号ACINV（Access Invalidate）
が送出され、ストレージキー更新回路15及びデータ転送
制御回路７に入力される。このため、クロック周期τ６
でオンになるはずのストレージキー14のライトイネーブ
ル信号がオンにならず、従って、アクセスエラーが発生
してもエラーステータスはセットされない（破線がこの
状態を示している）。即ちアクセスが全く行なわれなか
ったので同じ状態になる。
ACKがアクセス送出制御回路５に入力されるため、メモ
リアドレスバス12に物理アドレスバッファ４の物理ペー
ジアドレスが送出される。この時、TLBリードデータパ
リティエラー信号が「１」であるため、クロック周期τ
５からアクセス無効化信号ACINV（Access Invalidate）
が送出され、ストレージキー更新回路15及びデータ転送
制御回路７に入力される。このため、クロック周期τ６
でオンになるはずのストレージキー14のライトイネーブ
ル信号がオンにならず、従って、アクセスエラーが発生
してもエラーステータスはセットされない（破線がこの
状態を示している）。即ちアクセスが全く行なわれなか
ったので同じ状態になる。
又、クロック周期τ７では、データ転送制御回路７にリ
ードデータが入力されるが、これは無効な物理ページア
ドレスに対するリードデータであるから、当然誤ったデ
ータである。従って、ECCエラーがある場合もあるが、
これによるエラーステータスセットも抑止される。又、
誤りデータによりECC機能で誤ってデータが訂正され、
パリティのくずれたデータがマイクロプロセッサ２に転
送され、マイクロプロセッサ２のパリティチェック機能
によりパリティエラーが検出される場合があるが、もと
もと無効なアクセスによるリードデータであるから、こ
のパリティエラーは意味がない。従って、アクセス無効
化信号ACINVがデータ転送制御回路７に入力された場合
は、クロック周期τ７で正しいパリティを生成してマイ
クロプロセッサ２に転送する機能を持たせることが望ま
しい。
ードデータが入力されるが、これは無効な物理ページア
ドレスに対するリードデータであるから、当然誤ったデ
ータである。従って、ECCエラーがある場合もあるが、
これによるエラーステータスセットも抑止される。又、
誤りデータによりECC機能で誤ってデータが訂正され、
パリティのくずれたデータがマイクロプロセッサ２に転
送され、マイクロプロセッサ２のパリティチェック機能
によりパリティエラーが検出される場合があるが、もと
もと無効なアクセスによるリードデータであるから、こ
のパリティエラーは意味がない。従って、アクセス無効
化信号ACINVがデータ転送制御回路７に入力された場合
は、クロック周期τ７で正しいパリティを生成してマイ
クロプロセッサ２に転送する機能を持たせることが望ま
しい。
第５図は第１図のメモリアクセスシステムを、パリティ
エラーありの状態でライトアクセス動作させた場合のタ
イムチャートを示す。
エラーありの状態でライトアクセス動作させた場合のタ
イムチャートを示す。
この第５図において、クロック周期τ１〜τ６の間は、
上記第４図の場合と同様となる。但し、クロック周期τ
６において、アクセス無効化信号ACINVがメモリ装置９
に入力され、τ６でオンになるはずのメモリライトイネ
ーブル信号がオンにならず、従って、メモリ部10へのラ
イト動作は行なわれない。
上記第４図の場合と同様となる。但し、クロック周期τ
６において、アクセス無効化信号ACINVがメモリ装置９
に入力され、τ６でオンになるはずのメモリライトイネ
ーブル信号がオンにならず、従って、メモリ部10へのラ
イト動作は行なわれない。
なお、メモリ装置９からCPU1に入力されるデータのパリ
ティがくずれており、かつCPU1内で入力データパリティ
エラーが検出された場合は、CPU1に対し最高の優先順位
の割込みが起こる。これに対して、論理アドレスのパリ
ティエラー,TLBリードデータのパリティエラーは、上記
入力データパリティエラーに比べて優先順位の低い割込
みとなる。
ティがくずれており、かつCPU1内で入力データパリティ
エラーが検出された場合は、CPU1に対し最高の優先順位
の割込みが起こる。これに対して、論理アドレスのパリ
ティエラー,TLBリードデータのパリティエラーは、上記
入力データパリティエラーに比べて優先順位の低い割込
みとなる。
又、データ転送制御回路７では、ECC付きのメモリデー
タの訂正可能なエラーに対しては訂正し、さらにパリテ
ィビットを生成してCPU1のマイクロプロセッサ２に転送
する。しかし、訂正不能なエラーの場合は、正常なパリ
ティが生成されない。
タの訂正可能なエラーに対しては訂正し、さらにパリテ
ィビットを生成してCPU1のマイクロプロセッサ２に転送
する。しかし、訂正不能なエラーの場合は、正常なパリ
ティが生成されない。
従って、本発明では、優先順位の低い論理アドレスパリ
ティエラーから最高優先順位の割込みである入力データ
パリティエラーを誘起しないように、データ転送制御回
路で、アドレス無効化信号の入力時はメモリデータに関
係なく、パリティの正しいデータ（例えばall“1"な
ど）をCPUへ転送するようにしている。
ティエラーから最高優先順位の割込みである入力データ
パリティエラーを誘起しないように、データ転送制御回
路で、アドレス無効化信号の入力時はメモリデータに関
係なく、パリティの正しいデータ（例えばall“1"な
ど）をCPUへ転送するようにしている。
上記のような本実施例にあっては、メモリアクセス時間
を従来の方式に比し20％以上短縮することができる。こ
れに伴いシステムの処理速度が大幅に向上することにな
る。
を従来の方式に比し20％以上短縮することができる。こ
れに伴いシステムの処理速度が大幅に向上することにな
る。
〔発明の効果〕 以上のように本発明によれば、全体のメモリアクセス時
間が短縮され、システムの処理速度を大幅に向上できる
効果がある。
間が短縮され、システムの処理速度を大幅に向上できる
効果がある。
第１図は本発明に係るメモリアクセス方式の一例を示す
システム構成図、 第２図乃至第５図は本発明の実施例におけるアクセス動
作のタイムチャート、 第６図は従来におけるメモリアクセス方式のシステム構
成図、 第７図はそのタイムチャートである。 第１図において、 １はCPU、 ２はマイクロプロセッサ、 ３はTLB、 ４は物理アドレスバッファ、 ５はアドレス送出制御回路、 ７はデータ転送制御回路、 ９はメモリ装置、 10はメモリ部、 11は要求受付制御部、 14はストレージキー、 17はメモリアクセス要求送出制御回路である。
システム構成図、 第２図乃至第５図は本発明の実施例におけるアクセス動
作のタイムチャート、 第６図は従来におけるメモリアクセス方式のシステム構
成図、 第７図はそのタイムチャートである。 第１図において、 １はCPU、 ２はマイクロプロセッサ、 ３はTLB、 ４は物理アドレスバッファ、 ５はアドレス送出制御回路、 ７はデータ転送制御回路、 ９はメモリ装置、 10はメモリ部、 11は要求受付制御部、 14はストレージキー、 17はメモリアクセス要求送出制御回路である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉浦 貞也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 谷川 亮直 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−179851（ＪＰ，Ａ) 特開 昭54−154229（ＪＰ，Ａ)
Claims (5)
- 【請求項１】論理アドレスでアドレス変換テーブルを索
引し、該アドレス変換テーブルから読み出されたリード
データから生成した物理アドレスによりメモリ装置をア
クセスするメモリアクセス方式において、 上記リードデータ又は上記論理アドレスのチェックに先
立ってメモリアクセス要求送出手段からメモリアクセス
要求を上記メモリ装置へ送出し、 この要求がメモリ装置に受け付けられて上記物理アドレ
スによりメモリアクセス動作の開始後、上記リードデー
タ或いは論理アドレスのチェック結果でエラーが判明し
たとき上記メモリアクセス要求送出手段からのメモリア
クセスを無効にする無効化信号を送出するようにしたこ
とを特徴とするメモリアクセス方式。 - 【請求項２】特許請求の範囲第１項において、メモリア
クセス無効化信号が送出された時には、メモリアクセス
に起因して発生するエラーがエラーステータスにセット
されるのを抑止することを特徴とするメモリアクセス方
式。 - 【請求項３】特許請求の範囲第１項において、メモリア
クセス無効化信号が送出された時には、上記メモリ装置
の参照，更新履歴を記録するストレージキーの情報の更
新を抑止することを特徴とするメモリアクセス方式。 - 【請求項４】特許請求の範囲第１項において、メモリラ
イト動作時に上記メモリ装置に入力されるライトイネー
ブル信号がアクティブになるのを抑止できるタイミング
でメモリアクセス無効化信号を送出することを特徴とす
るメモリアクセス方式。 - 【請求項５】特許請求の範囲第１項において、メモリリ
ード動作時にメモリアクセス無効化信号が送出された状
態において、メモリリードデータにエラーが生じた時
に、該エラーデータを修正することを特徴とするメモリ
アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165994A JPH0754483B2 (ja) | 1986-07-15 | 1986-07-15 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165994A JPH0754483B2 (ja) | 1986-07-15 | 1986-07-15 | メモリアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6320641A JPS6320641A (ja) | 1988-01-28 |
| JPH0754483B2 true JPH0754483B2 (ja) | 1995-06-07 |
Family
ID=15822894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61165994A Expired - Lifetime JPH0754483B2 (ja) | 1986-07-15 | 1986-07-15 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754483B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101026280B1 (ko) * | 2006-06-30 | 2011-03-31 | 인텔 코포레이션 | 추론적 코맨드를 사용하는 칩 및 시스템 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154229A (en) * | 1978-05-26 | 1979-12-05 | Fujitsu Ltd | Address conversion processing system |
| US4604750A (en) * | 1983-11-07 | 1986-08-05 | Digital Equipment Corporation | Pipeline error correction |
-
1986
- 1986-07-15 JP JP61165994A patent/JPH0754483B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101026280B1 (ko) * | 2006-06-30 | 2011-03-31 | 인텔 코포레이션 | 추론적 코맨드를 사용하는 칩 및 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6320641A (ja) | 1988-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4939643A (en) | Fault tolerant digital data processor with improved bus protocol | |
| US5912906A (en) | Method and apparatus for recovering from correctable ECC errors | |
| US5388247A (en) | History buffer control to reduce unnecessary allocations in a memory stream buffer | |
| US3800294A (en) | System for improving the reliability of systems using dirty memories | |
| JP4395425B2 (ja) | 破損データ値を処理するためのデータ処理装置と方法 | |
| EP0316252B1 (en) | Storage addressing error detection | |
| EP0348240B1 (en) | Microprocessor equipped with parity control unit on same chip | |
| US4896257A (en) | Computer system having virtual memory configuration with second computer for virtual addressing with translation error processing | |
| US6874116B2 (en) | Masking error detection/correction latency in multilevel cache transfers | |
| US5771247A (en) | Low latency error reporting for high performance bus | |
| JP2004030527A (ja) | 記憶制御装置、および記憶制御方法 | |
| JPH0754483B2 (ja) | メモリアクセス方式 | |
| US5699553A (en) | Memory accessing device for a pipeline information processing system | |
| JPH0316655B2 (ja) | ||
| JPH0564376B2 (ja) | ||
| JPH0670775B2 (ja) | エラ−検出・訂正システム | |
| JPH05165719A (ja) | メモリアクセス処理装置 | |
| JPH0773114A (ja) | 宇宙用デジタル計算機のメモリ制御回路 | |
| JP3168489B2 (ja) | Ｔｌｂ制御方法及び装置 | |
| JP3450132B2 (ja) | キャッシュ制御回路 | |
| JPH046025B2 (ja) | ||
| JP2002259229A (ja) | メモリデータ誤り訂正方式 | |
| JPH06149685A (ja) | メモリエラー回復装置 | |
| JP2574821B2 (ja) | ダイレクトメモリアクセス・コントローラ | |
| JP3081356B2 (ja) | 電話交換機 |