JPH0773114A - 宇宙用デジタル計算機のメモリ制御回路 - Google Patents
宇宙用デジタル計算機のメモリ制御回路Info
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- JPH0773114A JPH0773114A JP5217371A JP21737193A JPH0773114A JP H0773114 A JPH0773114 A JP H0773114A JP 5217371 A JP5217371 A JP 5217371A JP 21737193 A JP21737193 A JP 21737193A JP H0773114 A JPH0773114 A JP H0773114A
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【目的】 ソフトエラー蓄積防止手段を組み込んだ宇宙
用デジタル計算機のメモリ制御回路の演算速度を向上さ
せる。 【構成】 メモリ１２から読出したデータは、ＥＣＣ回
路１３で誤り訂正され、データレジスタ１５及び３ステ
ートバッファ１８を介して主演算部に入力される。ＥＣ
Ｃ回路は、誤り訂正を行なったとき、誤り訂正信号をタ
イミング回路１４へ出力する。タイミング回路は、ウェ
イト信号を主演算部へ出力して動作を一時停止させ、一
定時間経過後に、メモリに書込信号を、書込みデータ選
択回路１９に選択信号を出力する。書込みデータ選択回
路１９は、データレジスタからのデータを書込信号とし
てＥＣＣ回路へ出力し、ＥＣＣ回路はチェックビットを
生成しデータ及びチェックビットを出力する。メモリの
アドレスレジスタに保持されたアドレス位置にＥＣＣ回
路からのデータ及びチェックビットが再書込される。
用デジタル計算機のメモリ制御回路の演算速度を向上さ
せる。 【構成】 メモリ１２から読出したデータは、ＥＣＣ回
路１３で誤り訂正され、データレジスタ１５及び３ステ
ートバッファ１８を介して主演算部に入力される。ＥＣ
Ｃ回路は、誤り訂正を行なったとき、誤り訂正信号をタ
イミング回路１４へ出力する。タイミング回路は、ウェ
イト信号を主演算部へ出力して動作を一時停止させ、一
定時間経過後に、メモリに書込信号を、書込みデータ選
択回路１９に選択信号を出力する。書込みデータ選択回
路１９は、データレジスタからのデータを書込信号とし
てＥＣＣ回路へ出力し、ＥＣＣ回路はチェックビットを
生成しデータ及びチェックビットを出力する。メモリの
アドレスレジスタに保持されたアドレス位置にＥＣＣ回
路からのデータ及びチェックビットが再書込される。
Description
【０００１】
【産業上の利用分野】本発明は、宇宙用デジタル計算機
に関し、特にメモリの制御回路に関する。
に関し、特にメモリの制御回路に関する。
【０００２】
【従来の技術】宇宙用デジタル計算機では、宇宙放射線
（特に高エネルギー粒子）によるメモリ部のスタティッ
クＲＡＭ（Random access Memory）のシングルイベント
アップセット現象（ソフトエラーとも呼ばれるビット反
転現象）に対処し、メモリ部の記憶性能の信頼性を上げ
るために、メモリ制御回路にＥＣＣ（Error Correction
Code ）回路及びソフトエラー蓄積防止手段を組み込む
ことが行われている。
（特に高エネルギー粒子）によるメモリ部のスタティッ
クＲＡＭ（Random access Memory）のシングルイベント
アップセット現象（ソフトエラーとも呼ばれるビット反
転現象）に対処し、メモリ部の記憶性能の信頼性を上げ
るために、メモリ制御回路にＥＣＣ（Error Correction
Code ）回路及びソフトエラー蓄積防止手段を組み込む
ことが行われている。
【０００３】従来のＥＣＣ回路及びソフトエラー蓄積防
止手段を組み込んだメモリ制御回路として、例えば、図
３に示すものがある。このメモリ制御回路は、主演算部
３１、メモリ３２、ＥＣＣ回路３３、タイミング回路３
４、データレジスタ３５、バストランシーバ３６、及び
外部入出力バッファ３７を有している。
止手段を組み込んだメモリ制御回路として、例えば、図
３に示すものがある。このメモリ制御回路は、主演算部
３１、メモリ３２、ＥＣＣ回路３３、タイミング回路３
４、データレジスタ３５、バストランシーバ３６、及び
外部入出力バッファ３７を有している。
【０００４】主演算部３１は、アドレスバス３０１を介
してメモリ３２に接続され、書込信号線３０２及び読出
信号線３０３を介してタイミング回路３４に接続されて
いる。また、主演算部３１は、第１の双方向性バス３０
４を介してＥＣＣ回路３３、バストランシーバ３６、及
び外部入出力バッファ３７に接続されている。
してメモリ３２に接続され、書込信号線３０２及び読出
信号線３０３を介してタイミング回路３４に接続されて
いる。また、主演算部３１は、第１の双方向性バス３０
４を介してＥＣＣ回路３３、バストランシーバ３６、及
び外部入出力バッファ３７に接続されている。
【０００５】メモリ３２は、第２の双方向性バス３０５
及び双方向性チェックビットバス３０６を介してＥＣＣ
回路３３に接続されている。また、ＥＣＣ回路３３は、
誤り訂正パルス信号線３０７でデータレジスタ３５及び
タイミング回路３４に接続されている。タイミング回路
３４は、メモリ書込信号線３０８でメモリ３２に接続さ
れるとともに、メモリ読出信号線３０９でメモリ３２、
ＥＣＣ回路３３、及びバストランシーバ３６に接続され
ている。そして、データレジスタ３５とバストランシー
バ３６とは、入力データバス３１０及び出力データバス
３１１で互いに接続されている。なお、ＥＣＣ回路３３
は、誤り訂正が不可能なことを示す誤り検出信号を出力
する誤り検出信号線３１２に接続されている。
及び双方向性チェックビットバス３０６を介してＥＣＣ
回路３３に接続されている。また、ＥＣＣ回路３３は、
誤り訂正パルス信号線３０７でデータレジスタ３５及び
タイミング回路３４に接続されている。タイミング回路
３４は、メモリ書込信号線３０８でメモリ３２に接続さ
れるとともに、メモリ読出信号線３０９でメモリ３２、
ＥＣＣ回路３３、及びバストランシーバ３６に接続され
ている。そして、データレジスタ３５とバストランシー
バ３６とは、入力データバス３１０及び出力データバス
３１１で互いに接続されている。なお、ＥＣＣ回路３３
は、誤り訂正が不可能なことを示す誤り検出信号を出力
する誤り検出信号線３１２に接続されている。
【０００６】次に、このメモリ制御装置の主演算部３１
が、メモリ３２からデータを読み出す場合に、誤り訂正
が行われた場合の動作を図４を参照して説明する。ここ
で図４の参照符号は、図３の参照符号に一致する。
が、メモリ３２からデータを読み出す場合に、誤り訂正
が行われた場合の動作を図４を参照して説明する。ここ
で図４の参照符号は、図３の参照符号に一致する。
【０００７】まず、主演算部３１は、読み出したいデー
タのアドレスを表わす読出アドレス信号をアドレスバス
３０１へ送出する。また、主演算部３１は、読出信号を
読出信号線３０３へ出力する。タイミング回路３４は、
読出信号線３０３を介して入力された読出信号に応答し
てメモリ読出信号をメモリ読出信号線３０９へ出力す
る。メモリ３２は、アドレスバス３０１からの読出アド
レス信号と、メモリ読出信号線３０９からのメモリ読出
信号に応答して、データを第２の双方向性バス３０５
へ、チェックビットを双方向性チェックビットバス３０
６へ出力する。
タのアドレスを表わす読出アドレス信号をアドレスバス
３０１へ送出する。また、主演算部３１は、読出信号を
読出信号線３０３へ出力する。タイミング回路３４は、
読出信号線３０３を介して入力された読出信号に応答し
てメモリ読出信号をメモリ読出信号線３０９へ出力す
る。メモリ３２は、アドレスバス３０１からの読出アド
レス信号と、メモリ読出信号線３０９からのメモリ読出
信号に応答して、データを第２の双方向性バス３０５
へ、チェックビットを双方向性チェックビットバス３０
６へ出力する。
【０００８】ＥＣＣ回路３３は、双方向性チェックビッ
トバス３０６からのチェックビットを用いて、第２の双
方向性バス３０５からのデータに誤りが無いか調べる。
誤り訂正が可能な誤りを検出すると、誤り訂正を行い、
誤りを訂正したデータを第１の双方向性バス３０４へ送
出し、誤り訂正パルス信号を誤り訂正パルス信号線３０
７へ出力する。
トバス３０６からのチェックビットを用いて、第２の双
方向性バス３０５からのデータに誤りが無いか調べる。
誤り訂正が可能な誤りを検出すると、誤り訂正を行い、
誤りを訂正したデータを第１の双方向性バス３０４へ送
出し、誤り訂正パルス信号を誤り訂正パルス信号線３０
７へ出力する。
【０００９】バストランシーバ３６は、タイミング回路
３４からのメモリ読出信号がメモリ読出信号線３０９を
介して入力されているとき、第１の双方向性バス３０４
に送出されたデータを出力データバス３１１に送出する
状態になっている。従って、ＥＣＣ回路３３から第１の
双方向性バス３０４へ送出された誤り訂正されたデータ
は、バストランシーバ３６を介してデータレジスタ３５
に入力される。
３４からのメモリ読出信号がメモリ読出信号線３０９を
介して入力されているとき、第１の双方向性バス３０４
に送出されたデータを出力データバス３１１に送出する
状態になっている。従って、ＥＣＣ回路３３から第１の
双方向性バス３０４へ送出された誤り訂正されたデータ
は、バストランシーバ３６を介してデータレジスタ３５
に入力される。
【００１０】データレジスタ３５は、ＥＣＣ回路３３か
らの誤り訂正パルス信号に従って、出力データバス３１
１から入力された誤り訂正されたデータを記憶する。ま
た、タイミング回路３４は、ＥＣＣ回路３３からの誤り
訂正パルス信号に従って、メモリ読出信号の出力を停止
する。
らの誤り訂正パルス信号に従って、出力データバス３１
１から入力された誤り訂正されたデータを記憶する。ま
た、タイミング回路３４は、ＥＣＣ回路３３からの誤り
訂正パルス信号に従って、メモリ読出信号の出力を停止
する。
【００１１】バストランシーバ３６は、メモリ読出信号
線３０９のメモリ読出信号が無くなると、出力データバ
ス３１１へデータを出力する状態から、入力データバス
２６からデータを受け取る状態に変化する。また、ＥＣ
Ｃ回路３３もメモリ読出信号が無くなると、誤り訂正状
態からチェックビット生成状態へと変化する。
線３０９のメモリ読出信号が無くなると、出力データバ
ス３１１へデータを出力する状態から、入力データバス
２６からデータを受け取る状態に変化する。また、ＥＣ
Ｃ回路３３もメモリ読出信号が無くなると、誤り訂正状
態からチェックビット生成状態へと変化する。
【００１２】バストランシーバ３６の状態変化により、
データレジスタ３５に記憶された誤り訂正されたデータ
は、バストランシーバ３６を介して再び第１の双方向性
バス３０４に送出される。この誤り訂正されたデータ
は、主演算部３１へ入力されると共に、ＥＣＣ回路３３
へ入力される。
データレジスタ３５に記憶された誤り訂正されたデータ
は、バストランシーバ３６を介して再び第１の双方向性
バス３０４に送出される。この誤り訂正されたデータ
は、主演算部３１へ入力されると共に、ＥＣＣ回路３３
へ入力される。
【００１３】ＥＣＣ回路３３は、入力された誤り訂正さ
れたデータを、第２の双方向性バス３０５へ出力すると
共に、この誤り訂正されたデータに対応するチェックビ
ットデータを生成し、双方向チェックビットバス３０６
へ出力する。
れたデータを、第２の双方向性バス３０５へ出力すると
共に、この誤り訂正されたデータに対応するチェックビ
ットデータを生成し、双方向チェックビットバス３０６
へ出力する。
【００１４】タイミング回路３４は、ＥＣＣ回路３３か
ら誤り訂正パルス信号が入力されてから、予め定められ
た時間経過すると、メモリ書込信号をメモリ書込信号線
３０８を介してメモリ３２へ出力する。メモリ３２は、
ＥＣＣ回路３３から入力される誤り訂正されたデータ及
びチェックビットを、タイミング回路３４からのメモリ
書込信号に従い、読出アドレス信号で指定された位置に
再書込みする。
ら誤り訂正パルス信号が入力されてから、予め定められ
た時間経過すると、メモリ書込信号をメモリ書込信号線
３０８を介してメモリ３２へ出力する。メモリ３２は、
ＥＣＣ回路３３から入力される誤り訂正されたデータ及
びチェックビットを、タイミング回路３４からのメモリ
書込信号に従い、読出アドレス信号で指定された位置に
再書込みする。
【００１５】
【発明が解決しようとする課題】従来のソフトエラー蓄
積防止手段を組み込んだメモリ制御回路では、メモリ読
出サイクルの中に、誤り訂正時の再書込動作を行うため
の時間を含んでいる。このため、実際に読出し動作に必
要な時間よりも、メモリ読出サイクルが長く、誤り訂正
が無い場合には、事実上演算速度を低下させるという問
題点がある。
積防止手段を組み込んだメモリ制御回路では、メモリ読
出サイクルの中に、誤り訂正時の再書込動作を行うため
の時間を含んでいる。このため、実際に読出し動作に必
要な時間よりも、メモリ読出サイクルが長く、誤り訂正
が無い場合には、事実上演算速度を低下させるという問
題点がある。
【００１６】本発明は、ソフトエラー蓄積防止手段を組
み込んだメモリ制御回路の演算速度を向上させることを
目的とする。
み込んだメモリ制御回路の演算速度を向上させることを
目的とする。
【００１７】
【課題を解決するための手段】本発明によれば、主演算
部と、メモリと、前記主演算部からのアドレス信号を前
記メモリへ出力するアドレスレジスタと、前記メモリに
書込もうとする書込データにチェックビットを付加し、
前記メモリから読出したデータのビット誤りを訂正する
ＥＣＣ回路と、前記メモリから読み出され前記ＥＣＣ回
路で誤り訂正されたデータを読出データとして出力する
データレジスタと、前記読出データ及び前記主演算部か
らのデータのいずれか一方を選択し、前記書込データと
して前記ＥＣＣ回路へ出力する書込みデータ選択回路
と、前記主演算部からの書込信号及び前記ＥＣＣ回路か
らの誤り訂正信号に従って、前記メモリへ書込信号を、
前記主演算部へ該主演算部の動作を一時停止させるウェ
イト信号を、前記選択回路へ選択信号を出力するタイミ
ング回路を備えたことを特徴とする宇宙用デジタル計算
機のメモリ制御回路が得られる。
部と、メモリと、前記主演算部からのアドレス信号を前
記メモリへ出力するアドレスレジスタと、前記メモリに
書込もうとする書込データにチェックビットを付加し、
前記メモリから読出したデータのビット誤りを訂正する
ＥＣＣ回路と、前記メモリから読み出され前記ＥＣＣ回
路で誤り訂正されたデータを読出データとして出力する
データレジスタと、前記読出データ及び前記主演算部か
らのデータのいずれか一方を選択し、前記書込データと
して前記ＥＣＣ回路へ出力する書込みデータ選択回路
と、前記主演算部からの書込信号及び前記ＥＣＣ回路か
らの誤り訂正信号に従って、前記メモリへ書込信号を、
前記主演算部へ該主演算部の動作を一時停止させるウェ
イト信号を、前記選択回路へ選択信号を出力するタイミ
ング回路を備えたことを特徴とする宇宙用デジタル計算
機のメモリ制御回路が得られる。
【００１８】
【作用】メモリから読み出されたデータに、ＥＣＣ回路
で訂正可能な誤りがあり、ＥＣＣ回路で誤り訂正が行わ
れた場合、データレジスタは誤り訂正データを保持し、
主演算部は、３ステートバッファを介して第１の双方向
データバスに出力されたデータを読み込む。同時に、Ｅ
ＣＣ回路から出力された誤り訂正パルス信号により、タ
イミング回路は、主演算部に対してウェイト信号を、書
込みデータ選択回路に対して選択信号及びメモリ書込信
号を出力する。主演算部は、データを読み込んだ後、ウ
ェイト信号により次の動作を一時停止する。この間に、
データレジスタに保持された誤り訂正データは、書込み
データ選択回路を通してＥＥＣ回路へ入力される。ＥＣ
Ｃ回路は入力された誤り訂正データにチェックビットを
付加して、メモリ書込信号によりアドレスレジスタに保
持されているメモリアドレスに再書き込みを行う。
で訂正可能な誤りがあり、ＥＣＣ回路で誤り訂正が行わ
れた場合、データレジスタは誤り訂正データを保持し、
主演算部は、３ステートバッファを介して第１の双方向
データバスに出力されたデータを読み込む。同時に、Ｅ
ＣＣ回路から出力された誤り訂正パルス信号により、タ
イミング回路は、主演算部に対してウェイト信号を、書
込みデータ選択回路に対して選択信号及びメモリ書込信
号を出力する。主演算部は、データを読み込んだ後、ウ
ェイト信号により次の動作を一時停止する。この間に、
データレジスタに保持された誤り訂正データは、書込み
データ選択回路を通してＥＥＣ回路へ入力される。ＥＣ
Ｃ回路は入力された誤り訂正データにチェックビットを
付加して、メモリ書込信号によりアドレスレジスタに保
持されているメモリアドレスに再書き込みを行う。
【００１９】
【実施例】以下に図面を参照して本発明の実施例を説明
する。図１に本発明の一実施例を示す。このメモリ制御
回路は、従来と同様の主演算部１１、メモリ１２、ＥＣ
Ｃ回路１３、タイミング回路１４、データレジスタ１
５、及び外部入出力バッファ１６を有し、さらに、アド
レスレジスタ１７、３ステートバッファ１８、及び書込
みデータ選択回路１９を有している。
する。図１に本発明の一実施例を示す。このメモリ制御
回路は、従来と同様の主演算部１１、メモリ１２、ＥＣ
Ｃ回路１３、タイミング回路１４、データレジスタ１
５、及び外部入出力バッファ１６を有し、さらに、アド
レスレジスタ１７、３ステートバッファ１８、及び書込
みデータ選択回路１９を有している。
【００２０】主演算部１１から出力されるアドレス信号
は、アドレスバス１０１を介してアドレスレジスタ１７
に入力される。また、主演算部１１から出力される書込
信号は、書込信号線１０２を介してタイミング回路１４
及びアドレスレジスタ１７に入力される。また、主演算
部１１から出力される読出信号は、読出信号線１０３を
介してアドレスレジスタ１７、メモリ１２、ＥＣＣ回路
１３、データレジスタ１５、及び３ステートバッファ１
８に入力される。さらにまた、主演算部１１は、第１の
双方向データバス１０４を介して３ステートバッファ１
８及び書込みデータ選択回路１９との間でデータの送受
を行う。
は、アドレスバス１０１を介してアドレスレジスタ１７
に入力される。また、主演算部１１から出力される書込
信号は、書込信号線１０２を介してタイミング回路１４
及びアドレスレジスタ１７に入力される。また、主演算
部１１から出力される読出信号は、読出信号線１０３を
介してアドレスレジスタ１７、メモリ１２、ＥＣＣ回路
１３、データレジスタ１５、及び３ステートバッファ１
８に入力される。さらにまた、主演算部１１は、第１の
双方向データバス１０４を介して３ステートバッファ１
８及び書込みデータ選択回路１９との間でデータの送受
を行う。
【００２１】アドレスレジスタ１７は、入力されたアド
レス信号を書込信号又は読出信号により保持し、メモリ
アドレスバス１０５を介して保持したアドレス信号をメ
モリ１２へ出力する。
レス信号を書込信号又は読出信号により保持し、メモリ
アドレスバス１０５を介して保持したアドレス信号をメ
モリ１２へ出力する。
【００２２】メモリ１２とＥＣＣ回路１３とは、第２の
双方向データバス１０６及び双方向チェックビットバス
１０７で互いに接続され、データ及びチェックビットの
送受を行う。
双方向データバス１０６及び双方向チェックビットバス
１０７で互いに接続され、データ及びチェックビットの
送受を行う。
【００２３】ＥＣＣ回路１３は、メモリ１２から読み出
されたデータをそのまま、或いは、誤り訂正後、データ
出力線１０８を介してデータレジスタ１５へ出力する。
また、誤り訂正を行ったときは、誤り訂正パルス信号線
１０９を介して誤り訂正パルス信号をタイミング回路１
４へ出力する。さらにまた、誤り訂正不能のときには、
誤り検出パルスを誤り検出信号線１１０へ出力する。
されたデータをそのまま、或いは、誤り訂正後、データ
出力線１０８を介してデータレジスタ１５へ出力する。
また、誤り訂正を行ったときは、誤り訂正パルス信号線
１０９を介して誤り訂正パルス信号をタイミング回路１
４へ出力する。さらにまた、誤り訂正不能のときには、
誤り検出パルスを誤り検出信号線１１０へ出力する。
【００２４】データレジスタ１５は、データレジスタ出
力線１１１を介して保持したデータを３ステートバッフ
ァ１８及び書込みデータ選択回路１９へ出力する。ま
た、３ステートバッファ１８は、入力されたデータを第
１の双方向データバス１０４へ送出する。
力線１１１を介して保持したデータを３ステートバッフ
ァ１８及び書込みデータ選択回路１９へ出力する。ま
た、３ステートバッファ１８は、入力されたデータを第
１の双方向データバス１０４へ送出する。
【００２５】タイミング回路１４は、書込みデータ選択
回路１９に対して、選択信号を選択信号線１１２を介し
て出力する。また、タイミング回路１４は、メモリ１２
に対し、メモリ書込信号線１１３を介してメモリ書込信
号を出力する。さらにまた、タイミング回路１４は、主
演算部１１に対してウェイト信号線１１４を介して、ウ
ェイト信号を出力する。
回路１９に対して、選択信号を選択信号線１１２を介し
て出力する。また、タイミング回路１４は、メモリ１２
に対し、メモリ書込信号線１１３を介してメモリ書込信
号を出力する。さらにまた、タイミング回路１４は、主
演算部１１に対してウェイト信号線１１４を介して、ウ
ェイト信号を出力する。
【００２６】書込みデータ選択回路１９は、タイミング
回路１４から選択信号線１１２を介して入力される選択
信号にしたがって、データレジスタ出力線１１１または
第１の双方向データバスのいずれか一方から入力される
データを書込データ線１１５へ出力する。
回路１４から選択信号線１１２を介して入力される選択
信号にしたがって、データレジスタ出力線１１１または
第１の双方向データバスのいずれか一方から入力される
データを書込データ線１１５へ出力する。
【００２７】外部入出力バッファ１６は、第１の双方向
データバス１０４と外部双方向データバス１１６との間
で送受されるデータを保持する。
データバス１０４と外部双方向データバス１１６との間
で送受されるデータを保持する。
【００２８】次に、このメモリ制御回路の動作を説明す
る。まず、主演算部１１からメモリ１２にデータを書き
込む場合、主演算部１１は、アドレス信号をアドレスバ
ス１０１へ出力し、書込信号を書込信号線１０２へ出力
する。また、主演算部１１は、第１の双方向データバス
へデータを出力する。
る。まず、主演算部１１からメモリ１２にデータを書き
込む場合、主演算部１１は、アドレス信号をアドレスバ
ス１０１へ出力し、書込信号を書込信号線１０２へ出力
する。また、主演算部１１は、第１の双方向データバス
へデータを出力する。
【００２９】アドレスレジスタ１７は、書込信号線１０
２からの書込信号により、アドレスバス１０１からのア
ドレス信号を保持する。またタイミング回路１４は、選
択信号を選択信号線１１２に出力すると共に、メモリ書
込信号線１１３へメモリ書込信号を出力する。
２からの書込信号により、アドレスバス１０１からのア
ドレス信号を保持する。またタイミング回路１４は、選
択信号を選択信号線１１２に出力すると共に、メモリ書
込信号線１１３へメモリ書込信号を出力する。
【００３０】書込みデータ選択回路１９は、選択信号線
１１２を介して入力される選択信号により、第１の双方
向データバッファから入力されるデータを、書込データ
線１１５を介してＥＣＣ回路１３へ出力する。ＥＣＣ回
路１３は入力されたデータに対応するチェックビットを
生成し、第２の双方向データバス１０６へデータを、双
方向チェックビットバス１０７へ生成したチェックビッ
トを出力する。
１１２を介して入力される選択信号により、第１の双方
向データバッファから入力されるデータを、書込データ
線１１５を介してＥＣＣ回路１３へ出力する。ＥＣＣ回
路１３は入力されたデータに対応するチェックビットを
生成し、第２の双方向データバス１０６へデータを、双
方向チェックビットバス１０７へ生成したチェックビッ
トを出力する。
【００３１】メモリ１２は、メモリ書込信号にしたがっ
て、第２の双方向データバス１０６からのデータ及び双
方向チェックビットバス１０７からのチェックビット
を、メモリアドレスバス１０５を介して入力されるアド
レス信号が示すアドレスに書き込む。
て、第２の双方向データバス１０６からのデータ及び双
方向チェックビットバス１０７からのチェックビット
を、メモリアドレスバス１０５を介して入力されるアド
レス信号が示すアドレスに書き込む。
【００３２】次に、主演算部１１がメモリ１２に書き込
まれたデータを読み出す場合の動作を図２をも参照して
説明する。ここで図２の参照番号はそれぞれ図１の参照
番号と対応するものとする。
まれたデータを読み出す場合の動作を図２をも参照して
説明する。ここで図２の参照番号はそれぞれ図１の参照
番号と対応するものとする。
【００３３】主演算部１１は、アドレスバス１０１へア
ドレス信号を出力し、読出信号線１０３へ読出信号を出
力する。アドレスレジスタ１７は、読出信号線１０３か
らの読出信号により、アドレスバス１０１からのアドレ
ス信号を保持し、メモリアドレスバス１０５へアドレス
信号を出力する。メモリ１２は、読出信号線１０３から
の読出信号によって、メモリアドレスバス１０５からの
アドレス信号で指定されたアドレスに書込まれているデ
ータとチェックビットとを、それぞれ、第２の双方向デ
ータバス１０６及びチェックビットバス１０７を介して
ＥＣＣ回路１３へ出力する。
ドレス信号を出力し、読出信号線１０３へ読出信号を出
力する。アドレスレジスタ１７は、読出信号線１０３か
らの読出信号により、アドレスバス１０１からのアドレ
ス信号を保持し、メモリアドレスバス１０５へアドレス
信号を出力する。メモリ１２は、読出信号線１０３から
の読出信号によって、メモリアドレスバス１０５からの
アドレス信号で指定されたアドレスに書込まれているデ
ータとチェックビットとを、それぞれ、第２の双方向デ
ータバス１０６及びチェックビットバス１０７を介して
ＥＣＣ回路１３へ出力する。
【００３４】ＥＣＣ回路１３は、読出信号線１０３から
の読出し信号によって、誤り訂正状態にされている。Ｅ
ＣＣ回路１３は、データに誤りが無い場合、データをデ
ータ出力線１０８を介してデータレジスタ１５に出力す
る。データレジスタ１５は、読出信号によって保持した
データをデータレジスタ出力線１１１へ出力する。３ス
テートバッファ１８は、データレジスタ出力線１１１か
らのデータを第１の双方向データバス１０４へ送出し、
主演算部１１はデータを受け取る。なお、書込みデータ
選択回路１９には選択信号が入力されないので、データ
レジスタ出力線１１１及び第１の双方向データバスのい
ずれのデータもＥＣＣ回路１３へは出力されない。
の読出し信号によって、誤り訂正状態にされている。Ｅ
ＣＣ回路１３は、データに誤りが無い場合、データをデ
ータ出力線１０８を介してデータレジスタ１５に出力す
る。データレジスタ１５は、読出信号によって保持した
データをデータレジスタ出力線１１１へ出力する。３ス
テートバッファ１８は、データレジスタ出力線１１１か
らのデータを第１の双方向データバス１０４へ送出し、
主演算部１１はデータを受け取る。なお、書込みデータ
選択回路１９には選択信号が入力されないので、データ
レジスタ出力線１１１及び第１の双方向データバスのい
ずれのデータもＥＣＣ回路１３へは出力されない。
【００３５】一方、ＥＣＣ回路１３は、データ及びチェ
ックビットに誤りがあると誤り訂正を行う。そして、デ
ータ出力線１０８にデータを出力すると共に、誤り訂正
パルス信号線１０９に誤り訂正パルス信号を出力する。
なお、誤り訂正不能のときは、ＥＣＣ回路１３は、誤り
検出パルス信号線１１０に誤り検出パルス信号を出力す
る。
ックビットに誤りがあると誤り訂正を行う。そして、デ
ータ出力線１０８にデータを出力すると共に、誤り訂正
パルス信号線１０９に誤り訂正パルス信号を出力する。
なお、誤り訂正不能のときは、ＥＣＣ回路１３は、誤り
検出パルス信号線１１０に誤り検出パルス信号を出力す
る。
【００３６】データレジスタ１５は、読出信号によって
データ出力線１０８からのデータを保持し、保持したデ
ータをデータレジスタ出力線１１１へ出力する。３ステ
ートバッファ１８は、データレジスタ出力線１１１から
のデータを第１の双方向データバス１０４へ送出し、主
演算部１１はデータを受け取り、読出信号の出力を停止
する。
データ出力線１０８からのデータを保持し、保持したデ
ータをデータレジスタ出力線１１１へ出力する。３ステ
ートバッファ１８は、データレジスタ出力線１１１から
のデータを第１の双方向データバス１０４へ送出し、主
演算部１１はデータを受け取り、読出信号の出力を停止
する。
【００３７】タイミング回路１４は、誤り訂正パルス信
号が入力されると、ウェイト信号線１１４にウェイト信
号を出力する。さらにタイミング回路１４は、ウェイト
信号出力後一定時間が経過すると、メモリ書込信号線１
１３にメモリ書込信号を、選択信号線１１２に選択信号
を出力する。
号が入力されると、ウェイト信号線１１４にウェイト信
号を出力する。さらにタイミング回路１４は、ウェイト
信号出力後一定時間が経過すると、メモリ書込信号線１
１３にメモリ書込信号を、選択信号線１１２に選択信号
を出力する。
【００３８】主演算部１１は、ウェイト信号線１１４か
らウェイト信号を受け取ると、動作を一時停止する。な
お、ウェイト信号は、第１の双方向データバスからのデ
ータを受け取った後に入力されるように調整されている
ものとする。
らウェイト信号を受け取ると、動作を一時停止する。な
お、ウェイト信号は、第１の双方向データバスからのデ
ータを受け取った後に入力されるように調整されている
ものとする。
【００３９】書込みデータ選択回路１９は、選択信号線
１１２に選択信号により、データレジスタ出力線１１１
からのデータをＥＣＣ回路１３へ出力する。ＥＣＣ回路
１３は、読出信号線１０３からの読出信号がなくなる
と、誤り訂正状態からチェックビット生成状態へと変化
しており、書込データ線１１５から書込データが入力さ
れると、チェックビットの生成を行う。そして、ＥＣＣ
回路１３は、第２の双方向データバス１０６に書込デー
タを、チェックビットバス１０７にチェックビットを出
力する。
１１２に選択信号により、データレジスタ出力線１１１
からのデータをＥＣＣ回路１３へ出力する。ＥＣＣ回路
１３は、読出信号線１０３からの読出信号がなくなる
と、誤り訂正状態からチェックビット生成状態へと変化
しており、書込データ線１１５から書込データが入力さ
れると、チェックビットの生成を行う。そして、ＥＣＣ
回路１３は、第２の双方向データバス１０６に書込デー
タを、チェックビットバス１０７にチェックビットを出
力する。
【００４０】メモリ１２は、アドレスレジスタ１７に保
持されているアドレス、即ち、先程読み出しを行なった
アドレスに対して、第２の双方向データバス１０６から
の書込データと、チェックビットバス１０７からのチェ
ックビットを書き込む。
持されているアドレス、即ち、先程読み出しを行なった
アドレスに対して、第２の双方向データバス１０６から
の書込データと、チェックビットバス１０７からのチェ
ックビットを書き込む。
【００４１】
【発明の効果】本発明によれば、メモリから読み出した
データに訂正可能な誤りがある場合、主演算部が誤り訂
正されたデータを受け取った後、主演算部の動作を一時
停止して、メモリに誤り訂正されたデータの再書き込み
を行うようにしたことで、誤り訂正がないときの読み出
しサイクルを短縮することができる。よって、メモリ制
御装置の演算速度を向上させることができる。
データに訂正可能な誤りがある場合、主演算部が誤り訂
正されたデータを受け取った後、主演算部の動作を一時
停止して、メモリに誤り訂正されたデータの再書き込み
を行うようにしたことで、誤り訂正がないときの読み出
しサイクルを短縮することができる。よって、メモリ制
御装置の演算速度を向上させることができる。
【図１】本発明の一実施例のブロック図である。
【図２】図１のメモリ制御回路の動作を説明するための
タイムチャートである。
タイムチャートである。
【図３】従来の宇宙用デジタル計算機のメモリ制御回路
のブロック図である。
のブロック図である。
【図４】図３のメモリ制御回路の動作を説明するための
タイムチャートである。
タイムチャートである。
１１ 主演算部 １２ メモリ １３ ＥＣＣ回路 １４ タイミング回路 １５ データレジスタ １６ 外部入出力バッファ １７ アドレスレジスタ １８ ３ステートバッファ １９ 書込みデータ選択回路 ３１ 主演算部 ３２ メモリ ３３ ＥＣＣ回路 ３４ タイミング回路 ３５ データレジスタ ３６ バストランシーバ ３７ 外部入出力バッファ
Claims (2)
- 【請求項１】 主演算部と、メモリと、前記主演算部か
らのアドレス信号を前記メモリへ出力するアドレスレジ
スタと、前記メモリに書込もうとする書込データにチェ
ックビットを付加し、前記メモリから読出したデータの
ビット誤りを訂正するＥＣＣ回路と、前記メモリから読
み出され前記ＥＣＣ回路で誤り訂正されたデータを読出
データとして出力するデータレジスタと、前記読出デー
タ及び前記主演算部からのデータのいずれか一方を選択
し、前記書込データとして前記ＥＣＣ回路へ出力する書
込みデータ選択回路と、前記主演算部からの書込信号及
び前記ＥＣＣ回路からの誤り訂正信号に従って、前記メ
モリへ書込信号を、前記主演算部へ該主演算部の動作を
一時停止させるウェイト信号を、前記選択回路へ選択信
号を出力するタイミング回路を備えたことを特徴とする
宇宙用デジタル計算機のメモリ制御回路。 - 【請求項２】 前記読出データを前記主演算部へ出力す
る３ステートバッファを備えたことを特徴とする請求項
１の宇宙用デジタル計算機のメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5217371A JPH0773114A (ja) | 1993-09-01 | 1993-09-01 | 宇宙用デジタル計算機のメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5217371A JPH0773114A (ja) | 1993-09-01 | 1993-09-01 | 宇宙用デジタル計算機のメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773114A true JPH0773114A (ja) | 1995-03-17 |
Family
ID=16703130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5217371A Pending JPH0773114A (ja) | 1993-09-01 | 1993-09-01 | 宇宙用デジタル計算機のメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773114A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013025835A (ja) * | 2011-07-19 | 2013-02-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US9715427B2 (en) | 2012-11-05 | 2017-07-25 | Mitsubishi Electric Corporation | Memory control apparatus |
| JP2020194480A (ja) * | 2019-05-30 | 2020-12-03 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリ装置 |
| JP2021012509A (ja) * | 2019-07-05 | 2021-02-04 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | 半導体メモリ装置 |
| US11010243B2 (en) | 2019-09-09 | 2021-05-18 | Winbond Electronics Corp. | Memory apparatus with error bit correction in data reading period |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152598A (en) * | 1981-03-18 | 1982-09-20 | Toshiba Corp | Data processing device |
| JPS62185300A (ja) * | 1986-02-10 | 1987-08-13 | Toshiba Corp | 読取り専用記憶装置 |
-
1993
- 1993-09-01 JP JP5217371A patent/JPH0773114A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152598A (en) * | 1981-03-18 | 1982-09-20 | Toshiba Corp | Data processing device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2021012509A (ja) * | 2019-07-05 | 2021-02-04 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | 半導体メモリ装置 |
| US11417413B2 (en) | 2019-07-05 | 2022-08-16 | Winbond Electronics Corp. | Semiconductor memory apparatus and method for reading the same |
| US11010243B2 (en) | 2019-09-09 | 2021-05-18 | Winbond Electronics Corp. | Memory apparatus with error bit correction in data reading period |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961029 |