JPS62125453A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、記憶モジュール内にデータと誤り検出・訂正
ビットとパリティビットとを共存させ、読み出し時にパ
リティチェックを行いパリティエラーが無い時には記憶
モジュールからの読み出しデータを有効にし、パリティ
エラーが検出された時にはアクセスタイムを延長して誤
り検出・訂正回路を通したデータを有効にして出力する
記憶’Ａ　Ｉに関するものである。

［従来の技術］ コンピュータシステムは、１１′＃報処理量が大規模化
し、またサービス形態がオンライン・リアルタイム処理
へと発展するにつれて、ますまず高信頼度並びに高速化
が要求される。このためには記憶装置として、データの
記憶動作や入出力動作が高信頼性を有することが必要と
なる。

記ｔα装置を高信頼度化する一つの手法として、誤り検
出・訂正（ＥＣＣ）回路を組み込み、記憶モジュールか
ら読み出した情報について誤りが存るか無いかを検査し
、誤りがをる場合には訂正する機能を有するものが用い
られている。

また記憶モジエール内にデータと共にパリティビットを
記憶させ、読み出し時にパリティチェックを行って誤り
の検出を行う記憶装置もある。

［発明が解決しようとする問題点］ 誤り検出・訂正回路には様々な方式があるが、主起ｔα
装置では高速性が要求されることから単−誤り訂正・２
重誤り検出コードが用いられることが多い。しかしこの
誤り検出・訂正コードを用いても誤りの検出・訂正を行
うための時間が必要であり、記憶装置を高速化する上で
大きな障害となっている。

これに対してパリティチェックによって誤り検出する方
式は、通常動作時のアクセスタイムの高速化を図ること
ができるものの、誤りの検出のみしか行わないからパリ
ティエラーが生しただけでシステムダウンになってしま
う虞れがあり、信頼性の高い記憶装置を実現することば
できない。つまりパリティエラーが検出されると、誤り
検出あるいは内容の報告と記憶保持を行い、以降の動作
が一旦打ち切られるからである。

本発明の目的は、上記のような従来技術の欠点を解消し
、高信頼性で且つ高速動作を同時に実現できるような記
ｔＱ装置を提供することにある。

［問題点を解決するための手段］ 上記のような目的を達成することのできる本発明は、デ
ータと誤り検出・訂正ビットとパリティビットとが記憶
されている記憶モジュールと、パリティピント書き込み
手段と、パリティチェック手段、誤り検出・訂正回路、
前記パリティチェック手段からのエラーチェック信号に
基づき制御されるマルチプレクサを具備している記憶装
置である。

誤り検出・訂正回路は、記４１２モジュールへの誤り検
出・訂正コードの書き込み及び記憶モジュールから読み
出したデータの誤り検出・訂正を行う。誤り検出・訂正
コードとしては、高速性の点から単−誤り訂正・２重誤
り検出コードが好ましい。パリティチェック手段は記憶
モジュールから読み出した情報のパリティチェックを行
い、そのエラーチェック信号を前記マルチプレクサに送
ってパリティエラーがない時には記憶モジエールからの
読み出しデータを有効にし、パリティエラーが発生した
時にはアクセスタイムを一定時間延長して誤り検出・訂
正回路からの出力データを有効にして送出するよう構成
される。

［作用］ パリティチェ’７り手段によってパリティエラーが検出
されない限り誤り検出・訂正回路の動作は無視され、記
憶モジエールを構成する記憶素子の動作に必要な最小限
度のアクセスタイムで記憶モジエールからの情報の読み
出しが行われ、読み出されたデータはそのままマルチプ
レク４Ｊを通って外部に送出される。このため高速動作
が実現される。

パリティエラーが生じた時のみ誤り検出・訂正回路の動
作が有効となり、アクセスタイムを延長して誤りを訂正
すると共に、訂正されたデータがマルチプレクサから外
部に送出される。

このためシステムがダウンする事もなく極めて高い信頼
性が得られることになる。

［実施例］ 第１図は本発明に係る記憶装置の一実施例を示すブロッ
ク図である。多数の記憶素子の集合体である記憶モジュ
ール１０は、その一部がデータ領域１０ａであり、残り
は誤り検出・訂正ビット用領域１０ｂ及びパリティビッ
ト用領域ＩＯＣとなる。つまり本発明では記憶モジュー
ル１０内にデータビットと誤り検出・訂正ビ。

トとパリティビットとが共存している状態にある。

本発明はこのような記憶モジュール１０と、該記憶モジ
エール１０へのパリティビット書き込み手段１２と、記
ｊ（７モジユール１０から読み出した情報のパリティチ
ェック手段１４と、記憶モジュール１０への誤り検出・
訂正ビットの書き込み及び記憶モジュール１０から読み
出したデータの誤り検出・訂正を行う誤り検出・訂正回
路１６と、前記パリティチェック手段１４からのエラー
チェック信号に基づき出力データを制御するマルチプレ
クサ１８とを備えている。

なおこの実施例では記憶モジュール１０からのデータ及
び誤り検出・訂正ビットは一旦読み出しデータレジスタ
２０に入力する。従ってこの読み出しデータレジスタ２
０もデータ領域２０ａと誤り検出・訂正コード領域２０
ｂとが存在している。そしてこの読み出しデータレジス
タ２０の出力がマルチプレクサ１８及び誤り検出・訂正
回路１６に供給される。

誤り検出・訂正回路１６は、単−誤り訂正・２重誤り検
出方式が用いられており、２重誤りの検出信号は割り込
み発生回路２２に送られ割り込み信号を発生するように
構成される。マルチプレクサ１日の出力はドライバ２４
を介してバス２６に供給される。また逆にバス２６によ
って送られてきたデータ信号はレシーバ２８を介して書
き込みデータレジスタ３ｏに送られ、その出力が誤り検
出・訂正回路】６に供給されることになる。

次にこのように構成した記憶装置の動作について説明す
る。バス２６上から送られてきたデータはレシーバ２８
を介して書き込みデータレジスタ３０にセントされる。

その出力は誤り検出・訂正回路１６に送られ、誤り検出
・訂正ビットを発生させる。誤り検出・訂正回路１６か
らのデータ及び誤り検出・訂正ビットはパリティビット
書き込み手段１２に送られ、パリティビットを発生させ
、前記データと誤り検出・訂正ビットとパリティビット
とが記憶モジュールＩＯの所定の領域に書き込まれる。

記憶モジュール１０からの読み出し時には、読み出した
データと誤り検出・訂正ピントとが８売み出しデータレ
ジスタ２０にセントされると同時に、読み出された情報
全体がパリティチェック手段１４に送られパリティチェ
ックが行われる。読み出しデータレジスタ２０の出力は
マルチプレクサ１８と誤り検出・訂正回路１６とに人力
されている。パリティチェック手段１４によってパリテ
ィエラーが検出されていなければＳ売み出しデータレジ
スタ２０からのデータがそのままマルチプレクサ１８で
を効とされドライバ２４を介してバス２６に送出される
。もしパリティチェック手段１４によってパリティエラ
ーが検出されたならば誤り検出・訂正回路Ｉ６からの出
力がマルチプレクサ１８で有効とされ、訂正されたデー
タがドライバ２４によってハス２６に送出される。なお
２ビット以上のエラーが生した時にはυ１り込み発生回
路２２に信号が送られ割り込み信号を発生してプロセッ
サに通知する。

第２図は読み出し時におけるタイミングチャートである
。ここで符号＊　ＭＩＩＤＣはプロセッサがメモリに対
して発行する負論理のメモリ読み出し指令信号であり、
符号＊　ＸＡｆＪはメモリが読み出しデータの完了した
ことをプロセッサ側に通知する負論理の応答信号である
。

同図Ａはパリティエラーが発生していない正常サイクル
での動作を示す。この場合には前記のように読み出しル
ートは読み出しデータレジスタ２０からのデータをその
ままマルチプレクサを通して出力するから高速のアクセ
スタイムで読み出し動作が完了する。

それに対して同図Ｂはパリティエラーが検出された時の
動作を示す。パリティエラーが検出された場合には読み
出しデータレジスタ２ｏがらのデータおよび誤り検出・
訂正ビットが誤り検出・訂正回路１６に送られ、そこで
処理された訂正済みのデータがマルチプレクサを通して
外部に送られるため、っまり１ビツトエラ一時の訂正デ
ータ発生のため必要な時間を保証しなければならず、そ
のためにアクセスタイムはＴ時間だけ延長される。

以上本発明の好ましい一実施例について詳述したが、本
発明はかかる構成のみに限定されるものでないこと無論
である。記憶モジュールはデータと誤り検出・訂正ビッ
トとパリティビットを記憶させうる領域を有していれば
よく、必ずしも物理的に華−の記憶領域を必要とするも
のではない。誤り検出・訂正回路における誤り検出・訂
正方式は単−誤り訂正・２重誤り検出方式に限られるも
のではなく、任意の誤り検出・訂正方式を採用しうる。

また読み出しデータレジスタも必須不可欠のものではな
い。

［発明の効果］ 本発明は上記のように記憶モジュールにデータと誤り検
出・訂正ビットとパリティビットとを記（２させ、パリ
ティチェ・ツク回路と誤り検出・訂正回路を設けてマル
チプレクサによって送出データを制御しており、パリテ
ィエラーがない時には記憶モジュールからの読み出しデ
ータをそのまま有効と判断しているため、正常時には高
速動作が実現できるし、またパリティエラーが発生した
場合にはアクセスタイムを長くして誤り検出・訂正回路
を通った訂正済みのデータがマルチプレクサで有効と判
断され出力されるため高い信頼性が実現できる。

つまり本発明による記４１７装置は、高速性と高倍転性
とを兼ね備えており、大量の情報をリアルタイムで処理
するような場合にシステムの高性能化を図ることができ
ると共にエラーの発生によるシステムダウンを最小限度
に抑えることができる点で甚だ優れた効果を有するもの
である。

【図面の簡単な説明】

第１図は本発明に係る記憶装置の一実施例を示すブロッ
ク図、第２図はその読み出しサイクルの例を示すタイム
チャートである。 １０・・・記憶モジュール、Ｉ２・・・パリティビット
書き込み手段、１４・・・パリティチェック手段、１６
・・・誤り検出・訂正回路、１日・・・マルチプレクサ
、２０・・・読み出しデータレジスタ、２６・・・バス
、３０・・・書き込みデータレジスタ。 特許出願人　　いわき電子株式会社 代　　理　　人　　　　　茂　　見　　　　　穣第１図 ニニ＝＝亡二二〒＝コ 第２図 二 一一一丁−一一

Claims (1)

【特許請求の範囲】
1. １、データと誤り検出・訂正ビットとパリティビットと
   が記憶される記憶モジュールと、該記憶モジュールへの
   パリティビット書き込み手段と、記憶モジュールから読
   み出した情報のパリティチェック手段と、記憶モジュー
   ルへの誤り検出・訂正ビットの書き込みおよび記憶モジ
   ュールから読み出したデータの誤り検出・訂正を行う誤
   り検出・訂正回路と、前記パリティチェック手段からの
   エラーチェック信号に基づきパリティエラーがない時に
   は記憶モジュールからの読み出しデータを有効にしパリ
   ティエラーが発生した時には誤り検出・訂正回路からの
   出力データを有効にして送出するマルチプレクサを具備
   していることを特徴とする記憶装置。