JPS6041374B2 - １ビツト誤り訂正・２ビツト誤り検出方式 - Google Patents
１ビツト誤り訂正・２ビツト誤り検出方式Info
- Publication number
- JPS6041374B2 JPS6041374B2 JP54172326A JP17232679A JPS6041374B2 JP S6041374 B2 JPS6041374 B2 JP S6041374B2 JP 54172326 A JP54172326 A JP 54172326A JP 17232679 A JP17232679 A JP 17232679A JP S6041374 B2 JPS6041374 B2 JP S6041374B2
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- JP
- Japan
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- bit error
- bit
- data
- error
- error correction
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Description
【発明の詳細な説明】
本発明は、主記憶部とグローバル記憶部とを持つ計算機
システムにおける１ビット誤り訂正・２ビット誤り検出
方式に関するものである。
システムにおける１ビット誤り訂正・２ビット誤り検出
方式に関するものである。
第１図は先に提案されている計算機システムの概要を示
すものであって、１は主記憶部、２はグローバル記憶部
、３と４はエラー・チェック回路、５はセレクタ、６は
処理装置を示している。
すものであって、１は主記憶部、２はグローバル記憶部
、３と４はエラー・チェック回路、５はセレクタ、６は
処理装置を示している。
グ。−バル記憶部２は、主メモリ１より小さいが、処理
装置内のバッファ・メモリよりも大きいものであり、ま
た、主メモリーよりも高速のものである。グローバル・
メモリ２は主メモリ１の写しを保持するものである。例
えば、処理装置６がメモリ・リードのアクセス要求を発
すると、先ずグローバル記憶部２がアクセスされ、グロ
ーバル記憶部２に該当するデータがある場合にはそのデ
ータがセレク夕５を介して処理装贋６に送られる。該当
するデータがグローバル記憶部２にない場合には、グロ
ーバル記憶部２における優先度の低いブロックのデータ
が主メモリーに書込まれ、空きとなった領域に要求され
たデータが移される。なお、主記憶部１とグローバル記
憶部２内のデータ転送はブロック単位で行われる。これ
と同時に要求されたデータは処理装置６へ送られる。主
記憶部１から読出されたデー外ま、情報ビット部とチェ
ック・ビット部とよりなるＳＥＣ−ＤＥＤ符号であるが
、この読出されたデータは、ェフー・チェック回路３で
チェックされる。ェフー・チェック回路３によってエラ
ー・チェックされた結果、誤りがない場合には情報ビッ
ト部とチェック・ビット部よりなるデータがそのま）グ
ローバル記憶部２に書込まれ、１ビット誤りが検出され
た場合には訂正されたデータがグローバル記憶部２に書
込まれる。ェフー・チェック回路３によって２ビット誤
りが検出されたときには、そのままグローバル記憶部２
に書込まれる。勿論誤りが検出されたデータが要求デー
タである場合には、２ビット誤り発生の報告が処理装置
６に対してなされる。グローバル記憶部２から主記憶部
１に送られるデータは、ェフー・チェック回路４によっ
てエラー・チェックされ、誤りが検出しなかった場合に
はそのま）送られ、１ビット誤りが検出された場合には
訂正されたデータが送られ、２ビット誤りが検出された
場合には、そのま）書込まれる。処理装置６のリード・
アクセスで指定しているデータが訂正不能誤りを含むも
のであった場合には、ェフー・チェック回路４によって
訂正不能誤りであることが検出され、この旨が処理装置
６に報告される。
装置内のバッファ・メモリよりも大きいものであり、ま
た、主メモリーよりも高速のものである。グローバル・
メモリ２は主メモリ１の写しを保持するものである。例
えば、処理装置６がメモリ・リードのアクセス要求を発
すると、先ずグローバル記憶部２がアクセスされ、グロ
ーバル記憶部２に該当するデータがある場合にはそのデ
ータがセレク夕５を介して処理装贋６に送られる。該当
するデータがグローバル記憶部２にない場合には、グロ
ーバル記憶部２における優先度の低いブロックのデータ
が主メモリーに書込まれ、空きとなった領域に要求され
たデータが移される。なお、主記憶部１とグローバル記
憶部２内のデータ転送はブロック単位で行われる。これ
と同時に要求されたデータは処理装置６へ送られる。主
記憶部１から読出されたデー外ま、情報ビット部とチェ
ック・ビット部とよりなるＳＥＣ−ＤＥＤ符号であるが
、この読出されたデータは、ェフー・チェック回路３で
チェックされる。ェフー・チェック回路３によってエラ
ー・チェックされた結果、誤りがない場合には情報ビッ
ト部とチェック・ビット部よりなるデータがそのま）グ
ローバル記憶部２に書込まれ、１ビット誤りが検出され
た場合には訂正されたデータがグローバル記憶部２に書
込まれる。ェフー・チェック回路３によって２ビット誤
りが検出されたときには、そのままグローバル記憶部２
に書込まれる。勿論誤りが検出されたデータが要求デー
タである場合には、２ビット誤り発生の報告が処理装置
６に対してなされる。グローバル記憶部２から主記憶部
１に送られるデータは、ェフー・チェック回路４によっ
てエラー・チェックされ、誤りが検出しなかった場合に
はそのま）送られ、１ビット誤りが検出された場合には
訂正されたデータが送られ、２ビット誤りが検出された
場合には、そのま）書込まれる。処理装置６のリード・
アクセスで指定しているデータが訂正不能誤りを含むも
のであった場合には、ェフー・チェック回路４によって
訂正不能誤りであることが検出され、この旨が処理装置
６に報告される。
ところで、この際に問題となることは、グロ−バル記憶
部２に故障があると、訂不能な誤りを含むデータに更に
誤りが発生し、このデータが読出されたときエラー・チ
ェック回路４が訂正可能な誤りが生じていると判断する
ことである。
部２に故障があると、訂不能な誤りを含むデータに更に
誤りが発生し、このデータが読出されたときエラー・チ
ェック回路４が訂正可能な誤りが生じていると判断する
ことである。
このような事態が生ずると、処理装置６へ誤りのあるデ
ータが送られてしまい、重大な障害を発生することがあ
る。本発明は、上記の考察に基づくものであって、主記
憶部とグローバル記憶部とを持つ計算機システムにおい
て処理装置に誤りのあるデータが送られることを確実に
防止することを目的としている。
ータが送られてしまい、重大な障害を発生することがあ
る。本発明は、上記の考察に基づくものであって、主記
憶部とグローバル記憶部とを持つ計算機システムにおい
て処理装置に誤りのあるデータが送られることを確実に
防止することを目的としている。
そしてそのため、本発明の１ビット誤り訂正・２ビット
誤り検出方式は、１ビット誤り訂正・２ビット誤り検出
符号形式のデータを記憶する主記憶部と、該主記憶部に
記憶されている１ビット誤り訂正・２ビット誤り検出符
号形式のデー夕の写しを保持するグローバル記憶部と、
上記主記憶部から上記グローバル記憶部へデータを転送
するデータ転送路上に設けられた１ビット誤り訂正・２
ビット誤り検出機能を持つ第１のヱラー・チェック回路
と、上記グローバル記憶部から謙出されたデータのエラ
ー・チェックを行う１ビット誤り訂正・２ビット誤り検
出機能を持つ第２のェフ−・チェック回路と、処理装置
とを具備し、且つ上記グローバル記憶部から読出された
データが上記第２のエラー・チェック回路を介して上記
処理装置に送られるように構成された計算機システムに
おける１ビット誤り訂正・２ビット誤り検出方式であっ
て、上記第１のエラー・チェック回路は、訂正不能な誤
りが検出された場合にはオール「０」（もしくはオール
「１」）の１ビット誤り訂正・２ビット誤り検出符号形
式のデータを上記グローバル記憶部部に転送するように
構成され、第２のエラー・チェック回路は、上記グロー
バル記憶部から読出された１ビット誤り訂正・２ビット
誤り検出符号形式のデータが、オール「０」（もしくは
オール「ＩＪ又はオール「０」のいずれかに１ビットの
反転が生じたもの（もしくはオール「１」のいずれかに
１ビットの反転が生じたもの）である場合には、訂正不
能な誤りが存在すると判断するよう構成されていること
を特徴とするものである。以下、本発明を図面を参照し
つつ説明する。第２図は本発明で使用されるＳＥＣ−Ｄ
ＥＤ符号のハミング行列を示す図、第３図は１ビット誤
り発生時のシンドローム・パターンを示す図である。
誤り検出方式は、１ビット誤り訂正・２ビット誤り検出
符号形式のデータを記憶する主記憶部と、該主記憶部に
記憶されている１ビット誤り訂正・２ビット誤り検出符
号形式のデー夕の写しを保持するグローバル記憶部と、
上記主記憶部から上記グローバル記憶部へデータを転送
するデータ転送路上に設けられた１ビット誤り訂正・２
ビット誤り検出機能を持つ第１のヱラー・チェック回路
と、上記グローバル記憶部から謙出されたデータのエラ
ー・チェックを行う１ビット誤り訂正・２ビット誤り検
出機能を持つ第２のェフ−・チェック回路と、処理装置
とを具備し、且つ上記グローバル記憶部から読出された
データが上記第２のエラー・チェック回路を介して上記
処理装置に送られるように構成された計算機システムに
おける１ビット誤り訂正・２ビット誤り検出方式であっ
て、上記第１のエラー・チェック回路は、訂正不能な誤
りが検出された場合にはオール「０」（もしくはオール
「１」）の１ビット誤り訂正・２ビット誤り検出符号形
式のデータを上記グローバル記憶部部に転送するように
構成され、第２のエラー・チェック回路は、上記グロー
バル記憶部から読出された１ビット誤り訂正・２ビット
誤り検出符号形式のデータが、オール「０」（もしくは
オール「ＩＪ又はオール「０」のいずれかに１ビットの
反転が生じたもの（もしくはオール「１」のいずれかに
１ビットの反転が生じたもの）である場合には、訂正不
能な誤りが存在すると判断するよう構成されていること
を特徴とするものである。以下、本発明を図面を参照し
つつ説明する。第２図は本発明で使用されるＳＥＣ−Ｄ
ＥＤ符号のハミング行列を示す図、第３図は１ビット誤
り発生時のシンドローム・パターンを示す図である。
本発明の要点の１つは、ェフー・チェック回路が２ビッ
ト・誤り検出時にオール「０」パターンのＳＥＣ−ＤＥ
Ｄ符号又はオール「１」のパターンのＳＥＣ−ＤＥＤ符
号を出力する点にあるが、これは例えば公知の１ビット
誤り訂正・２ビット誤り検出回路の出力側にビット対応
にＡＮＤ回路もしくはＮＡＮＤ回路を設け、１ビット誤
り検出時にＡＮＤ回路もしくはＮＡＮＤ回路の全てを閉
じるようにすれば良い。
ト・誤り検出時にオール「０」パターンのＳＥＣ−ＤＥ
Ｄ符号又はオール「１」のパターンのＳＥＣ−ＤＥＤ符
号を出力する点にあるが、これは例えば公知の１ビット
誤り訂正・２ビット誤り検出回路の出力側にビット対応
にＡＮＤ回路もしくはＮＡＮＤ回路を設け、１ビット誤
り検出時にＡＮＤ回路もしくはＮＡＮＤ回路の全てを閉
じるようにすれば良い。
本発明の他の要点は、ェフー・チェック回路がオール「
０」パターンもしくはオール「１」パターンのＳＥＣ−
ＤＥＤ符号を２ビット・エラーのデータと判断するのみ
でなく、オール「０」パ夕−ンのＳＥＣ−ＤＥＤ符号の
いずれかに１ビット反転が生じたＳＥＣ−ＤＥＤ符号も
しくはオール「１」パターンのＳＥＣ一ＤＥＤ符号のい
ずれかに１ビット反転が生じたＳＥＣ−ＤＥＤ符号を２
ビット誤りのデータと判断することにある。
０」パターンもしくはオール「１」パターンのＳＥＣ−
ＤＥＤ符号を２ビット・エラーのデータと判断するのみ
でなく、オール「０」パ夕−ンのＳＥＣ−ＤＥＤ符号の
いずれかに１ビット反転が生じたＳＥＣ−ＤＥＤ符号も
しくはオール「１」パターンのＳＥＣ一ＤＥＤ符号のい
ずれかに１ビット反転が生じたＳＥＣ−ＤＥＤ符号を２
ビット誤りのデータと判断することにある。
次にこの点につ夕し、て説明する。ェフー・チェックは
次のようにして行われる。先ず、ェフー・チェックすべ
きＳＥＣ−ＤＥＤ符号の情報ビット部を取出し、第２図
のハミング行列にしたがってチェック・ビット部を作成
する。この作成されたチェック・ビット」部と、上記Ｓ
ＥＣ−ＤＥＤ符号より取出されたチェック・ビット部と
のＥＯＲを取り、シンドロームを作成する。シンドロー
ムの各ビットが全て「０」であれば、誤りが存在しない
ことになる。第３図は１ビット誤りが生じた場合にける
シンドＺローム・パターンを示すものであって、１ビッ
ト誤りであると判断する条件はシンドロームが第３図の
如きパターンとなり且つシンドロームにおける「１」の
個数が奇数となることである。第３図において×印は「
０」又は「１」を示している。２第２図から判るように
、例えばチェック・ビット部の第１番目のチェック・ビ
ットを作成するためには、データの情報ビット部とハミ
ング行列の第１行で作られる列ベクトルとの積を求め、
この結果作られた行ベクトルの要素の排他的論理和、２
すなわちパリティを取れば良い。
次のようにして行われる。先ず、ェフー・チェックすべ
きＳＥＣ−ＤＥＤ符号の情報ビット部を取出し、第２図
のハミング行列にしたがってチェック・ビット部を作成
する。この作成されたチェック・ビット」部と、上記Ｓ
ＥＣ−ＤＥＤ符号より取出されたチェック・ビット部と
のＥＯＲを取り、シンドロームを作成する。シンドロー
ムの各ビットが全て「０」であれば、誤りが存在しない
ことになる。第３図は１ビット誤りが生じた場合にける
シンドＺローム・パターンを示すものであって、１ビッ
ト誤りであると判断する条件はシンドロームが第３図の
如きパターンとなり且つシンドロームにおける「１」の
個数が奇数となることである。第３図において×印は「
０」又は「１」を示している。２第２図から判るように
、例えばチェック・ビット部の第１番目のチェック・ビ
ットを作成するためには、データの情報ビット部とハミ
ング行列の第１行で作られる列ベクトルとの積を求め、
この結果作られた行ベクトルの要素の排他的論理和、２
すなわちパリティを取れば良い。
パリティとしては奇数パリティと偶数パリティとがある
が、従来技術においては、全てのチェック・ビットを奇
数パリティもしくは偶数パリティを用いて作る方法、上
位側のチェック・ビットの作成には奇数パリティを用い
、下位側のチェック・ビットの作成には偶数パリティを
使用する方法などが用いられている。いま、全てのチェ
ック・ビットを偶数パリティで作ったとすると、オール
「ＯＪパターンのＳＥＣ−ＤＥＤ符号のシンドロームは
「００００００００」となり、オール「０」パターンは
エラーを含まないデータとなる。
が、従来技術においては、全てのチェック・ビットを奇
数パリティもしくは偶数パリティを用いて作る方法、上
位側のチェック・ビットの作成には奇数パリティを用い
、下位側のチェック・ビットの作成には偶数パリティを
使用する方法などが用いられている。いま、全てのチェ
ック・ビットを偶数パリティで作ったとすると、オール
「ＯＪパターンのＳＥＣ−ＤＥＤ符号のシンドロームは
「００００００００」となり、オール「０」パターンは
エラーを含まないデータとなる。
上位側のチェック・ビットの作成に奇数パリティを用い
、下位側のチェック・ビットの作成に偶数パリティを用
いる方法では、オール「０」パターンは訂正不能な誤り
を含むものとなるが、オール「０」パターンのいずれか
が「１」となると、訂正可能な誤りがあると判断する場
合がある。本発明の実施例によれば、オール「０」パタ
ーンを訂正不能なエラーを含むものとするのみでなく、
いるれか１ビットが「１」となった場合でも訂正不能な
誤りを含むものとすることが出来る。
、下位側のチェック・ビットの作成に偶数パリティを用
いる方法では、オール「０」パターンは訂正不能な誤り
を含むものとなるが、オール「０」パターンのいずれか
が「１」となると、訂正可能な誤りがあると判断する場
合がある。本発明の実施例によれば、オール「０」パタ
ーンを訂正不能なエラーを含むものとするのみでなく、
いるれか１ビットが「１」となった場合でも訂正不能な
誤りを含むものとすることが出来る。
このため、本発明の実施例では、第０番目のチェック・
ビットの作成には奇数パリティが用いられ、第１番目の
チェック・ビットの作成には奇数パリティが用いられ、
第２番目のチェック・ビットの作成には偶数パリティが
使用され、第３番目のチェック・ビットの作成には奇数
パリティが使用され、第４番目のチェック・ビットの作
成には偶数パリティが用いられ、第５番目のチェック・
ビットの作成には奇数パリティが用いられ、第６番目の
チェック・ビットの作成には偶数パリティが用いられ、
第７番目のチェック・ビットの作成には奇数パリティが
用いられている。本発明の実施例によれば、オール「０
」パターンのシンドロームは（１１０１０１０１）２と
なる。このシンドロームは第３図のどのシンドロームと
も一致しない。それ故、このパターンは訂正不能な誤り
が生じているデータと判断される。また、このＳＥＣ−
ＤＥＤ符号において１ビット反転されていると、その影
響はハミング行列に示すように情報ビット部では（１１
００）２パターンを含む奇数個のチェック・ビットに与
えられれ、チェック・ビット部ではそのチェック・ビッ
ト１個に影響を与えられる。それ故、全ビット「０」か
ら１ビット反転させたパターンのエラー・チェックを行
うと、そのシンドロームは偶数個の「１」を有すること
になり、これは訂正不能エラーである。上述の説明はオ
ール「０」パターンのＳＥＣ−ＤＥＤ符号およびオール
「０」パターンのＳＥＣ−ＤＥＤ符号のいずれかに１ビ
ット反転が生じたＳＥＣ−ＤＥＤ符号に関するものであ
るが、第２図に示したハミング行列およびパリティを用
いることにより、オール「１」パターンのＳＥＣ−ＤＥ
Ｄ符号およびオール「１」パターンのＳＥＣ−ＤＥＤ符
号のいずれかに１ビット反転が生じたＳＥＣ−ＤＥＤ符
号も同機に２ビット誤りを含むものと判断される。以上
の説明から明らかなように、本発明によれば、２ビット
・エラー発生時にオール「０」もしくはオール「１」パ
ターンのＳＥＣ−ＤＥＤ符号を出力すると共にオール「
０」パターンもしくはオール「１」パターンのＳＥＣ−
ＤＥＤ符号を２ビット・エラーのデータと判断するばか
りでなく、オール「０」パターンのいずれかに１ビット
反転が生じたデータもしくはオール「１」パターンのい
ずれかに１ビット反転が生じたデータをも２ビット・エ
ラーのデータとしているので、主記憶部とグローバル記
憶部を持つ計算機システムにおいて誤りのあるデータを
処理装置へ送るという事態を従来方式に比し大幅に低減
することが出来る。
ビットの作成には奇数パリティが用いられ、第１番目の
チェック・ビットの作成には奇数パリティが用いられ、
第２番目のチェック・ビットの作成には偶数パリティが
使用され、第３番目のチェック・ビットの作成には奇数
パリティが使用され、第４番目のチェック・ビットの作
成には偶数パリティが用いられ、第５番目のチェック・
ビットの作成には奇数パリティが用いられ、第６番目の
チェック・ビットの作成には偶数パリティが用いられ、
第７番目のチェック・ビットの作成には奇数パリティが
用いられている。本発明の実施例によれば、オール「０
」パターンのシンドロームは（１１０１０１０１）２と
なる。このシンドロームは第３図のどのシンドロームと
も一致しない。それ故、このパターンは訂正不能な誤り
が生じているデータと判断される。また、このＳＥＣ−
ＤＥＤ符号において１ビット反転されていると、その影
響はハミング行列に示すように情報ビット部では（１１
００）２パターンを含む奇数個のチェック・ビットに与
えられれ、チェック・ビット部ではそのチェック・ビッ
ト１個に影響を与えられる。それ故、全ビット「０」か
ら１ビット反転させたパターンのエラー・チェックを行
うと、そのシンドロームは偶数個の「１」を有すること
になり、これは訂正不能エラーである。上述の説明はオ
ール「０」パターンのＳＥＣ−ＤＥＤ符号およびオール
「０」パターンのＳＥＣ−ＤＥＤ符号のいずれかに１ビ
ット反転が生じたＳＥＣ−ＤＥＤ符号に関するものであ
るが、第２図に示したハミング行列およびパリティを用
いることにより、オール「１」パターンのＳＥＣ−ＤＥ
Ｄ符号およびオール「１」パターンのＳＥＣ−ＤＥＤ符
号のいずれかに１ビット反転が生じたＳＥＣ−ＤＥＤ符
号も同機に２ビット誤りを含むものと判断される。以上
の説明から明らかなように、本発明によれば、２ビット
・エラー発生時にオール「０」もしくはオール「１」パ
ターンのＳＥＣ−ＤＥＤ符号を出力すると共にオール「
０」パターンもしくはオール「１」パターンのＳＥＣ−
ＤＥＤ符号を２ビット・エラーのデータと判断するばか
りでなく、オール「０」パターンのいずれかに１ビット
反転が生じたデータもしくはオール「１」パターンのい
ずれかに１ビット反転が生じたデータをも２ビット・エ
ラーのデータとしているので、主記憶部とグローバル記
憶部を持つ計算機システムにおいて誤りのあるデータを
処理装置へ送るという事態を従来方式に比し大幅に低減
することが出来る。
第１図は先に提案された計算機システムの概要を示す図
、第２図は本発明で使用されるＳＥＣ−ＤＥＤ符号のハ
ミング行列を示す図、第３図は１ビット検出時のシンド
ローム・パターンを示す図である。 １・・・主記憶部、２・・・グローバル記憶部、３と４
・・・ェフ−・チェック回路、５・・・セレクタ、６・
・・処理装置。 オー図 外２図 オ三図
、第２図は本発明で使用されるＳＥＣ−ＤＥＤ符号のハ
ミング行列を示す図、第３図は１ビット検出時のシンド
ローム・パターンを示す図である。 １・・・主記憶部、２・・・グローバル記憶部、３と４
・・・ェフ−・チェック回路、５・・・セレクタ、６・
・・処理装置。 オー図 外２図 オ三図
Claims (1)
- １ ビツト誤り訂正・２ビツト誤り検出符号形式のデー
タを記憶する主記憶部と、該主記憶部に記憶されている
１ビツト誤り訂正・２ビツト誤り検出符号形式のデータ
の写しを保持するグローバル記憶部と、上記主記憶部か
ら上記グローバル記憶部へデータを転送するデータ転送
路上に設けられた１ビツト誤り訂正・２ビツト誤り検出
機能を持つ第１のエラー・チエツク回路と、上記グロー
バル記憶部から読出されたデータのエラー・チエツクを
行う１ビツト誤り訂正・２ビツト誤り検出機能を持つ第
２のエラー・チエツク回路と、処理装置とを具備し、且
つ上記グローバル記憶部から読出されたデータが上記第
２のエラー・チエツク回路を介して上記処理装置に送ら
れるように構成された計算機システムにおける１ビツト
誤り訂正・２ビツト誤り検出方式であつて、上記第１の
エラー・チエツク回路は、訂正不能な誤りが検出された
場合にはオール「０」（もしくはオール「１」）の１ビ
ツト誤り訂正・２ビツト誤り検出符号形式のデータを上
記グローバル記憶部に転送するように構成され、第２の
エラー・チエツク回路は、上記グローバル記憶部から読
出された１ビツト誤り訂正・２ビツト誤り検出符号形式
のデータが、オール「０」（もしくはオール「１」）又
はオール「０」のいずれかに１ビツトの反転が生じたも
のもしくはオール「１」のいずれかに１ビツトの反転が
生じたもの）である場合には、訂正不能な誤りが存在す
ると判断するよう構成されていることを特徴とする１ビ
ツト誤り訂正・２ビツト誤り検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54172326A JPS6041374B2 (ja) | 1979-12-29 | 1979-12-29 | １ビツト誤り訂正・２ビツト誤り検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54172326A JPS6041374B2 (ja) | 1979-12-29 | 1979-12-29 | １ビツト誤り訂正・２ビツト誤り検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5697157A JPS5697157A (en) | 1981-08-05 |
| JPS6041374B2 true JPS6041374B2 (ja) | 1985-09-17 |
Family
ID=15939825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54172326A Expired JPS6041374B2 (ja) | 1979-12-29 | 1979-12-29 | １ビツト誤り訂正・２ビツト誤り検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041374B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07237665A (ja) * | 1994-02-28 | 1995-09-12 | Fujitsu Ten Ltd | 梱包用部材 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103469B2 (ja) * | 1985-05-21 | 1994-12-14 | 富士通株式会社 | メモリ制御回路 |
| JPS63131622A (ja) * | 1986-11-20 | 1988-06-03 | Matsushita Electric Ind Co Ltd | デ−タ伝送システム |
-
1979
- 1979-12-29 JP JP54172326A patent/JPS6041374B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07237665A (ja) * | 1994-02-28 | 1995-09-12 | Fujitsu Ten Ltd | 梱包用部材 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5697157A (en) | 1981-08-05 |
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