JPH07129466A - 階層記憶装置 - Google Patents
階層記憶装置Info
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- JPH07129466A JPH07129466A JP5273918A JP27391893A JPH07129466A JP H07129466 A JPH07129466 A JP H07129466A JP 5273918 A JP5273918 A JP 5273918A JP 27391893 A JP27391893 A JP 27391893A JP H07129466 A JPH07129466 A JP H07129466A
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- 238000001514 detection method Methods 0.000 claims description 5
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】本発明は主記憶装置とバッファ記憶装置とから
なるスワップ方式の階層記憶装置に関する。特に、その
エラー処理方式に関に関し、ムーブイン、ムーブアウト
時には障害発生と障害発生元を示す情報を付加するだけ
とし、プロセサ７が実際に使用する時点で再読み出しや
処理中止とすることにより、効率を向上させることを目
的とする。 【構成】各記憶装置１，２は、障害通知手段３と、障害
記憶手段４とを備え、障害通知手段３は、データの読み
出し時にエラー訂正不可能なときに、データの要求元
へ、どの記憶階層であるかを示す情報を障害発生元情報
としてデータと共に送り、障害記憶手段４は、データ書
込み時に、他の記憶装置１，２から通知された障害発生
元情報をデータのチェック単位毎に対応して記憶し、デ
ータが障害発生元情報を伴っていなければ、障害発生元
情報を消去するように構成する。
なるスワップ方式の階層記憶装置に関する。特に、その
エラー処理方式に関に関し、ムーブイン、ムーブアウト
時には障害発生と障害発生元を示す情報を付加するだけ
とし、プロセサ７が実際に使用する時点で再読み出しや
処理中止とすることにより、効率を向上させることを目
的とする。 【構成】各記憶装置１，２は、障害通知手段３と、障害
記憶手段４とを備え、障害通知手段３は、データの読み
出し時にエラー訂正不可能なときに、データの要求元
へ、どの記憶階層であるかを示す情報を障害発生元情報
としてデータと共に送り、障害記憶手段４は、データ書
込み時に、他の記憶装置１，２から通知された障害発生
元情報をデータのチェック単位毎に対応して記憶し、デ
ータが障害発生元情報を伴っていなければ、障害発生元
情報を消去するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は主記憶装置とバッファ記
憶装置とからなるスワップ方式の階層記憶装置に関す
る。特に、そのエラー処理方式に関する。
憶装置とからなるスワップ方式の階層記憶装置に関す
る。特に、そのエラー処理方式に関する。
【０００２】
【従来の技術】図６は従来の階層記憶装置の構成図であ
る。スワップ方式では、大略以下のように動作する。
る。スワップ方式では、大略以下のように動作する。
【０００３】プロセサ７がデータを読み出すとき、指定
したアドレスのデータがバッファ記憶装置（以下ＢＳと
記す）２に存在しなければ、主記憶装置（以下ＭＳＵと
記す）１にデータを要求する。すると指定したアドレス
を含む一定の大きさのブロックがＭＳＵ１からＢＳ２に
移される。この動作をムーブインとよぶ。その後ＢＳ２
からプロセサ７へ要求されたデータが渡される。このよ
うなことが繰り返されＢＳ２が満杯になった状態で、Ｂ
Ｓ２にないデータが要求されるとＢＳ２中のプロセサ７
から新たなデータが書かれたブロックの内、データが書
かれてから最も時間の経過しているブロックをＭＳＵ１
に移して（これをムーブアウトとよぶ）から、ムーブイ
ンを行なう。
したアドレスのデータがバッファ記憶装置（以下ＢＳと
記す）２に存在しなければ、主記憶装置（以下ＭＳＵと
記す）１にデータを要求する。すると指定したアドレス
を含む一定の大きさのブロックがＭＳＵ１からＢＳ２に
移される。この動作をムーブインとよぶ。その後ＢＳ２
からプロセサ７へ要求されたデータが渡される。このよ
うなことが繰り返されＢＳ２が満杯になった状態で、Ｂ
Ｓ２にないデータが要求されるとＢＳ２中のプロセサ７
から新たなデータが書かれたブロックの内、データが書
かれてから最も時間の経過しているブロックをＭＳＵ１
に移して（これをムーブアウトとよぶ）から、ムーブイ
ンを行なう。
【０００４】従来は、ムーブインの過程でＭＳＵ１の読
み出しデータはチェック回路５でエラーを検出し、それ
が訂正不可能な場合、（または再実行して回復すればよ
し、それでだめなら）そこでムーブインを中止してい
た。ところが、プロセサ７が実際に使用するデータはム
ーブインされたデータの一部でしかないことも多い。ム
ーブインデータブロックの内に訂正不可能なエラー（障
害）があると、それがプロセサ７の使用しない部分であ
っても、ムーブインデータすべてが無効になってしま
う。
み出しデータはチェック回路５でエラーを検出し、それ
が訂正不可能な場合、（または再実行して回復すればよ
し、それでだめなら）そこでムーブインを中止してい
た。ところが、プロセサ７が実際に使用するデータはム
ーブインされたデータの一部でしかないことも多い。ム
ーブインデータブロックの内に訂正不可能なエラー（障
害）があると、それがプロセサ７の使用しない部分であ
っても、ムーブインデータすべてが無効になってしま
う。
【０００５】ムーブアウトの過程でＢＳ２の読み出しデ
ータに障害が発生した場合には、一般に、プロセサ７が
そのとき動作している領域とは全く関係ないため、エラ
ー処理が困難である。
ータに障害が発生した場合には、一般に、プロセサ７が
そのとき動作している領域とは全く関係ないため、エラ
ー処理が困難である。
【０００６】
【発明が解決しようとする課題】従って、実際には何ら
問題がなく動作を続けることができるはずなのに、ブロ
ック全体の読み直しをして効率を低下させ、さらに処理
を中止しなければならない場合があるという問題があ
る。
問題がなく動作を続けることができるはずなのに、ブロ
ック全体の読み直しをして効率を低下させ、さらに処理
を中止しなければならない場合があるという問題があ
る。
【０００７】本発明はムーブイン、ムーブアウト時には
障害発生と障害発生元を示す情報を付加するだけとし、
プロセサ７が実際に使用する時点で再読み出しや処理中
止とすることにより、効率を向上させた階層記憶装置を
実現することを目的としている。
障害発生と障害発生元を示す情報を付加するだけとし、
プロセサ７が実際に使用する時点で再読み出しや処理中
止とすることにより、効率を向上させた階層記憶装置を
実現することを目的としている。
【０００８】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。主記憶装置１と単一または複数階層のバ
ッファ記憶装置２とを有するスワップ方式の階層記憶装
置を示す。
ック図である。主記憶装置１と単一または複数階層のバ
ッファ記憶装置２とを有するスワップ方式の階層記憶装
置を示す。
【０００９】図１（１）に示すように、各記憶装置１，
２は、障害通知手段３と、障害記憶手段４とを備える。
障害通知手段３は、データの読み出し時にチェック回路
５がデータをチェックした結果訂正不可能なときに、デ
ータの要求元へ、どの記憶階層で発生したかを示す情報
を障害発生元情報としてデータと共に送る。障害発生元
情報としては、障害が発生した（障害を検出した）場所
や時点を示すものとする。例えば、主記憶読み出し時、
ムーブイン時のバッファ記憶装置、ムーブアウト時のバ
ッファ記憶装置等である。
２は、障害通知手段３と、障害記憶手段４とを備える。
障害通知手段３は、データの読み出し時にチェック回路
５がデータをチェックした結果訂正不可能なときに、デ
ータの要求元へ、どの記憶階層で発生したかを示す情報
を障害発生元情報としてデータと共に送る。障害発生元
情報としては、障害が発生した（障害を検出した）場所
や時点を示すものとする。例えば、主記憶読み出し時、
ムーブイン時のバッファ記憶装置、ムーブアウト時のバ
ッファ記憶装置等である。
【００１０】障害記憶手段４は、データ書込み時に、他
の記憶装置１，２から通知された障害発生元情報をデー
タのチェック単位毎に対応して記憶し、データが障害発
生元情報を伴っていなければ、障害発生元情報を消去す
る。
の記憶装置１，２から通知された障害発生元情報をデー
タのチェック単位毎に対応して記憶し、データが障害発
生元情報を伴っていなければ、障害発生元情報を消去す
る。
【００１１】第２の発明では、図１（２）に示すよう
に、各記憶装置１，２が誤り検出・訂正符号を用いる場
合、障害発生元情報を、全ての誤りのないデータに対応
する符号と予測される誤りが発生したときのデータに対
応する符号とから分離可能な符号になるようにするコー
ド生成器６を備え、障害通知手段３と障害記憶手段４と
に代える。すなわち、障害発生元情報を誤り検出・訂正
符号の中にデータと同様にして入れ、特別な障害通知手
段や、障害記憶手段としてのメモリビットをもたない。
に、各記憶装置１，２が誤り検出・訂正符号を用いる場
合、障害発生元情報を、全ての誤りのないデータに対応
する符号と予測される誤りが発生したときのデータに対
応する符号とから分離可能な符号になるようにするコー
ド生成器６を備え、障害通知手段３と障害記憶手段４と
に代える。すなわち、障害発生元情報を誤り検出・訂正
符号の中にデータと同様にして入れ、特別な障害通知手
段や、障害記憶手段としてのメモリビットをもたない。
【００１２】
【作用】各記憶装置１，２はムーブイン、ムーブアウト
等でブロックデータを読み出したときライン単位でチェ
ックをし、訂正不可能なとき、障害発生元情報をデータ
と共に、他の階層の記憶装置２，１またはプロセサ７へ
送る。受け取った記憶装置２，１はその情報をデータ・
ラインと共に記憶する。そして、最終的にプロセサ７へ
送られたデータが訂正不可能なエラーを伴っているな
ら、プロセサ７が判断して再実行（再ムーブイン）等の
エラーの処理を行なうことができる。しかし、プロセサ
７へ渡る以前のムーブイン（またはムーブアウト）段階
で訂正不可能なエラーを伴っているデータがあったとし
ても、プロセサ７が使わなければ（そのラインをアクセ
スしなければ）、プロセサ７に対してエラー表示はない
から、プロセサ７は何もする必要がない。各記憶装置
１，２も、それまでの段階では特にエラー処理のための
余分な処理や時間は使っていない。また、訂正不可能な
エラーを伴っているデータを含むラインに新たなデータ
が書き込まれれば、エラーそのものがなくなることが期
待できる。従って、使ってもいないデータのエラーのた
めに、無駄な時間を使うことがない。
等でブロックデータを読み出したときライン単位でチェ
ックをし、訂正不可能なとき、障害発生元情報をデータ
と共に、他の階層の記憶装置２，１またはプロセサ７へ
送る。受け取った記憶装置２，１はその情報をデータ・
ラインと共に記憶する。そして、最終的にプロセサ７へ
送られたデータが訂正不可能なエラーを伴っているな
ら、プロセサ７が判断して再実行（再ムーブイン）等の
エラーの処理を行なうことができる。しかし、プロセサ
７へ渡る以前のムーブイン（またはムーブアウト）段階
で訂正不可能なエラーを伴っているデータがあったとし
ても、プロセサ７が使わなければ（そのラインをアクセ
スしなければ）、プロセサ７に対してエラー表示はない
から、プロセサ７は何もする必要がない。各記憶装置
１，２も、それまでの段階では特にエラー処理のための
余分な処理や時間は使っていない。また、訂正不可能な
エラーを伴っているデータを含むラインに新たなデータ
が書き込まれれば、エラーそのものがなくなることが期
待できる。従って、使ってもいないデータのエラーのた
めに、無駄な時間を使うことがない。
【００１３】ムーブアウト段階で訂正不可能なエラーが
発生しても、ムーブアウトにおけるエラーであること
と、発生した階層とを表示する障害発生元情報を付加す
るだけである。そのエラーは、後にプロセサ７が使うた
めにムーブインが行なわれ、プロセサ７が実際にそのデ
ータ（そのデータを含むライン）をアクセスしたとき通
知される。そのときプロセサ７が使っている領域と無関
係なエラーが突然プロセサ７へ通知されるようなことは
ない。
発生しても、ムーブアウトにおけるエラーであること
と、発生した階層とを表示する障害発生元情報を付加す
るだけである。そのエラーは、後にプロセサ７が使うた
めにムーブインが行なわれ、プロセサ７が実際にそのデ
ータ（そのデータを含むライン）をアクセスしたとき通
知される。そのときプロセサ７が使っている領域と無関
係なエラーが突然プロセサ７へ通知されるようなことは
ない。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は本発明の実施例の２階層のバッファ記憶装
置と、主記憶装置とからなるスワップ方式の階層記憶装
置を示す。図１と同一機能のものは、同一の符号に区別
符号を付して示す。
する。図２は本発明の実施例の２階層のバッファ記憶装
置と、主記憶装置とからなるスワップ方式の階層記憶装
置を示す。図１と同一機能のものは、同一の符号に区別
符号を付して示す。
【００１５】第１階層のバッファ記憶装置（以下ＬＢ
Ｓ：Local Buffer Storageと記す）2lは、プロセサ (以
下ＣＰＵと記す）７に密着しており１つのＣＰＵ７が専
用する。ＣＰＵ７の一部として扱われることが多い。第
２階層のバッファ記憶装置（以下ＧＢＳ:Global Buffer
Storageと記す）2gは複数のＣＰＵ７からアクセスさ
れ、また、入出力動作を司るプロセサであるＩＯＰ（図
示は省略してある）からもアクセスされる。主記憶装置
（ＭＳＵ）１と一体のものとして扱われることが多い。
ＭＳＵ１は第３階層の記憶装置となる。各々のアクセス
速度はＬＢＳ2l＞ＧＢＳ2g＞ＭＳＵ１の順に速く、記憶
容量は、ＬＢＳ2l＜ＧＢＳ2g＜ＭＳＵ１の順に大きい。
Ｓ：Local Buffer Storageと記す）2lは、プロセサ (以
下ＣＰＵと記す）７に密着しており１つのＣＰＵ７が専
用する。ＣＰＵ７の一部として扱われることが多い。第
２階層のバッファ記憶装置（以下ＧＢＳ:Global Buffer
Storageと記す）2gは複数のＣＰＵ７からアクセスさ
れ、また、入出力動作を司るプロセサであるＩＯＰ（図
示は省略してある）からもアクセスされる。主記憶装置
（ＭＳＵ）１と一体のものとして扱われることが多い。
ＭＳＵ１は第３階層の記憶装置となる。各々のアクセス
速度はＬＢＳ2l＞ＧＢＳ2g＞ＭＳＵ１の順に速く、記憶
容量は、ＬＢＳ2l＜ＧＢＳ2g＜ＭＳＵ１の順に大きい。
【００１６】記憶装置上のデータフォーマットを図３に
示す。８バイトのデータと、８ビットのＥＣＣコードと
をラインとよび、これがエラーチェック単位である。ラ
イン８つを１ブロック（６４バイト）とする。各階層の
記憶装置は一時に１ラインを単位としてアクセスし、各
階層間のデータ転送は１ラインを単位として１ブロック
分連続して行なう。したがって、その場合は記憶装置の
アクセスも１ブロック分連続して行なう。以下に、Ａ．
ムーブイン動作、Ｂ．ムーブアウト動作を説明する。
示す。８バイトのデータと、８ビットのＥＣＣコードと
をラインとよび、これがエラーチェック単位である。ラ
イン８つを１ブロック（６４バイト）とする。各階層の
記憶装置は一時に１ラインを単位としてアクセスし、各
階層間のデータ転送は１ラインを単位として１ブロック
分連続して行なう。したがって、その場合は記憶装置の
アクセスも１ブロック分連続して行なう。以下に、Ａ．
ムーブイン動作、Ｂ．ムーブアウト動作を説明する。
【００１７】Ａ．ムーブイン ＣＰＵ７がデータをフェッチするとき、より高速な記憶
装置に指定したデータがあればそこからフェッチして動
作する。ムーブインは、指定したデータが高速な記憶装
置にないとき、より大容量側の記憶装置からデータを移
す動作である。例えば、ＬＢＳ2lにないときＧＢＳ2gか
らそのデータのアドレスを含むブロックを読み込む。Ｇ
ＢＳ2gにもないときはＭＳＵ１からそのデータのアドレ
スを含むブロックをまずＧＢＳ2gへ読み込む。これらの
動作をムーブインとよぶ。そして、ＧＢＳ2gからＬＢＳ
2lへムーブインした後、ＬＢＳ2lから必要なデータをＣ
ＰＵ７に渡す。 １．ＭＳＵ１からＧＢＳ2gへのムーブイン ＭＳＵ１の、指定アドレスを含む６４バイトブロック
のアドレスをＣＰＵ７がＭＳＵ１へ通知する。 ＭＳＵ１は該当の６４バイトブロックの最初の８バイ
トラインを読み出す。 ＭＳＵ１は読み出したラインのエラーチェックを行な
う。 −読み出したデータが既に障害発生元情報をもって
いるなら、そのままＧＢＳ2gへ送る。 −障害発生元情報をもっていないが、訂正可能な１
ビットエラーが生じているならエラー訂正回路により訂
正して、ＧＢＳ2gへ送る。 −訂正不可能な２重ビットエラーが生じているな
ら、このラインのデータにＭＳＵ１で発生したことを示
す障害発生元情報（ＳＥ：Storage Error)を生成し、デ
ータラインに付加してＧＢＳ2gへ送る。 −エラーが無ければ、そのままＧＢＳ2gへ送る。 ６４バイトブロックの全ラインについて同様に行な
う。 ＧＢＳ2gはＭＳＵ１から送られて来たデータと障害発
生元情報をそのまま記憶する。 ２．ＧＢＳ2gからＬＢＳ2lへのムーブイン ＧＢＳ2gからＬＢＳ2lへデータが送られるときには、
ＭＳＵ１からＧＢＳ2gへのときと同様に、６４バイトブ
ロックの最初のラインから順に読みだされる。 もし、読みだしたデータに障害発生元情報（ＳＥ：St
orage Error)が付加されているならば、いま読みだした
ラインのデータはエラーチェックしないでそのままＬＢ
Ｓ2lに送る。 障害発生元情報をもっていなければエラーのチェック
を行う。１ビットエラーなら訂正し、２ビットエラーな
らば、そのラインにＢＳでムーブイン時に発生したエラ
ー（ＩＥ；Indirect storage Error：ＭＳＵ１以外の場
所で発生したエラー）という障害発生元情報を付加し、
ＬＢＳ2lへ送る。このエラーはＭＳＵ１が原因ではない
エラーである。エラーでなければＧＢＳ2gの読みだしデ
ータをＬＢＳ2lへ送る。 ６４バイトブロック内の全ラインについて同様にエラ
ーチェックしＬＢＳ2lへの転送を行う。 ＬＢＳ2lはＧＢＳ2gから送られてきたデータと障害発
生元情報をそのまま記憶する。
装置に指定したデータがあればそこからフェッチして動
作する。ムーブインは、指定したデータが高速な記憶装
置にないとき、より大容量側の記憶装置からデータを移
す動作である。例えば、ＬＢＳ2lにないときＧＢＳ2gか
らそのデータのアドレスを含むブロックを読み込む。Ｇ
ＢＳ2gにもないときはＭＳＵ１からそのデータのアドレ
スを含むブロックをまずＧＢＳ2gへ読み込む。これらの
動作をムーブインとよぶ。そして、ＧＢＳ2gからＬＢＳ
2lへムーブインした後、ＬＢＳ2lから必要なデータをＣ
ＰＵ７に渡す。 １．ＭＳＵ１からＧＢＳ2gへのムーブイン ＭＳＵ１の、指定アドレスを含む６４バイトブロック
のアドレスをＣＰＵ７がＭＳＵ１へ通知する。 ＭＳＵ１は該当の６４バイトブロックの最初の８バイ
トラインを読み出す。 ＭＳＵ１は読み出したラインのエラーチェックを行な
う。 −読み出したデータが既に障害発生元情報をもって
いるなら、そのままＧＢＳ2gへ送る。 −障害発生元情報をもっていないが、訂正可能な１
ビットエラーが生じているならエラー訂正回路により訂
正して、ＧＢＳ2gへ送る。 −訂正不可能な２重ビットエラーが生じているな
ら、このラインのデータにＭＳＵ１で発生したことを示
す障害発生元情報（ＳＥ：Storage Error)を生成し、デ
ータラインに付加してＧＢＳ2gへ送る。 −エラーが無ければ、そのままＧＢＳ2gへ送る。 ６４バイトブロックの全ラインについて同様に行な
う。 ＧＢＳ2gはＭＳＵ１から送られて来たデータと障害発
生元情報をそのまま記憶する。 ２．ＧＢＳ2gからＬＢＳ2lへのムーブイン ＧＢＳ2gからＬＢＳ2lへデータが送られるときには、
ＭＳＵ１からＧＢＳ2gへのときと同様に、６４バイトブ
ロックの最初のラインから順に読みだされる。 もし、読みだしたデータに障害発生元情報（ＳＥ：St
orage Error)が付加されているならば、いま読みだした
ラインのデータはエラーチェックしないでそのままＬＢ
Ｓ2lに送る。 障害発生元情報をもっていなければエラーのチェック
を行う。１ビットエラーなら訂正し、２ビットエラーな
らば、そのラインにＢＳでムーブイン時に発生したエラ
ー（ＩＥ；Indirect storage Error：ＭＳＵ１以外の場
所で発生したエラー）という障害発生元情報を付加し、
ＬＢＳ2lへ送る。このエラーはＭＳＵ１が原因ではない
エラーである。エラーでなければＧＢＳ2gの読みだしデ
ータをＬＢＳ2lへ送る。 ６４バイトブロック内の全ラインについて同様にエラ
ーチェックしＬＢＳ2lへの転送を行う。 ＬＢＳ2lはＧＢＳ2gから送られてきたデータと障害発
生元情報をそのまま記憶する。
【００１８】Ｂ．ムーブアウト ムーブアウトはムーブインしようとしたときＢＳに空き
ブロックがない場合に、データが更新されていて必要度
の低いブロックをより大容量側の記憶装置へ移す動作で
ある。 １．ＬＢＳ2lからＧＢＳ2gへのムーブアウト ＬＢＳ2lのムーブアウトしようとするデータを含む６
４バイトブロックをアクセスする。 ８バイトのラインごとにエラーチェックを行う。 ラインが既に障害発生元情報をもっているなら、その
ままＧＢＳ2gへ送る。 チェック回路がラインに訂正不可能なエラーを検出し
たなら、ＢＳでムーブアウト時に発生したエラーＩＥと
いう障害発生元情報を付加してＧＢＳ2gへ送る。 ＧＢＳ2gはＬＢＳ2lから渡されたブロックを障害発生
元情報とともに格納する。 ２．ＧＢＳ2gからＭＳＵ１へのムーブアウト ＧＢＳ2gのムーブアウトしようとするデータを含む６
４バイトブロックをアクセスする。 ８バイトのラインごとにエラーチェックを行う。 ラインが既に障害発生元情報をもっているなら、その
ままＭＳＵ１へ送る。 チェック回路がラインに訂正不可能なエラーを検出し
たなら、障害発生元情報ＩＥを付加してＭＳＵ１へ送
る。 ＭＳＵ１はＧＢＳ2gから渡されたブロックを障害発生
元情報とともに格納する。
ブロックがない場合に、データが更新されていて必要度
の低いブロックをより大容量側の記憶装置へ移す動作で
ある。 １．ＬＢＳ2lからＧＢＳ2gへのムーブアウト ＬＢＳ2lのムーブアウトしようとするデータを含む６
４バイトブロックをアクセスする。 ８バイトのラインごとにエラーチェックを行う。 ラインが既に障害発生元情報をもっているなら、その
ままＧＢＳ2gへ送る。 チェック回路がラインに訂正不可能なエラーを検出し
たなら、ＢＳでムーブアウト時に発生したエラーＩＥと
いう障害発生元情報を付加してＧＢＳ2gへ送る。 ＧＢＳ2gはＬＢＳ2lから渡されたブロックを障害発生
元情報とともに格納する。 ２．ＧＢＳ2gからＭＳＵ１へのムーブアウト ＧＢＳ2gのムーブアウトしようとするデータを含む６
４バイトブロックをアクセスする。 ８バイトのラインごとにエラーチェックを行う。 ラインが既に障害発生元情報をもっているなら、その
ままＭＳＵ１へ送る。 チェック回路がラインに訂正不可能なエラーを検出し
たなら、障害発生元情報ＩＥを付加してＭＳＵ１へ送
る。 ＭＳＵ１はＧＢＳ2gから渡されたブロックを障害発生
元情報とともに格納する。
【００１９】Ｃ．ＬＢＳ2lからＣＰＵ７へのデータ転送 ＬＢＳ2lは要求されたデータを含むラインを読みだ
す。 読みだしたデータに障害発生元情報がなければ通常の
動作を行う。すなわち、エラーがなければそのまま、１
ビットエラーは訂正してＣＰＵ７に渡す。 読みだしたデータが訂正不可能な２ビットエラーまた
は、障害発生元情報ＩＥがあれば、処理を中止する。 読みだしたデータに障害発生元情報ＳＥがあれば、そ
のときの処理を打ち切る。異常はＭＳＵ１そのもの（そ
のブロック）にあるので、場合により、ＭＳＵ１のその
ブロックを使用禁止にする。あるいはＭＳＵユニットの
交換を促すメッセージをコンソールに表示する。
す。 読みだしたデータに障害発生元情報がなければ通常の
動作を行う。すなわち、エラーがなければそのまま、１
ビットエラーは訂正してＣＰＵ７に渡す。 読みだしたデータが訂正不可能な２ビットエラーまた
は、障害発生元情報ＩＥがあれば、処理を中止する。 読みだしたデータに障害発生元情報ＳＥがあれば、そ
のときの処理を打ち切る。異常はＭＳＵ１そのもの（そ
のブロック）にあるので、場合により、ＭＳＵ１のその
ブロックを使用禁止にする。あるいはＭＳＵユニットの
交換を促すメッセージをコンソールに表示する。
【００２０】なお、本実施例では障害発生元情報をＬＢ
Ｓ2l，ＧＢＳ2gで区別していないが、これを区別するよ
うにすれば、より細かく対応できる。また、障害のログ
情報としても有効である。
Ｓ2l，ＧＢＳ2gで区別していないが、これを区別するよ
うにすれば、より細かく対応できる。また、障害のログ
情報としても有効である。
【００２１】特殊データパターンとして障害発生元情報
を記憶させる実施例。 前記の実施例では、各データのライン毎にＳＥおよびＩ
Ｅという障害発生元情報を記憶するビットを付加してい
る。付加したビットに障害発生元情報を記憶させる代わ
りに、ラインのデータをある特殊なパターンに変えて障
害発生元情報を表す実施例を以下に示す。 １．データのエラー検出、訂正に１ビットエラー訂正２
ビットエラー検出（ＳＥＣ−ＤＥＤ）のＥＣＣコードを
使用する。１つのラインのデータパターンは前述の６４
ビットデータ＋８ビットＥＣＣコードである。ＥＣＣコ
ードを利用するにはＨ−matrixとよばれる行列が必要で
ある。６４ビットデータ＋８ビットＥＣＣコードに対し
ては、図４（１）に示す形であり、具体的な例として１
例を（２）に示す。行列の要素の数値は４ビットずつま
とめて１６進数で表してある。 ２．いま、ある１ラインのデータのコードをベクトルで
表し、 Ｘ＝（X0,X1,・・・,X63,XP0, ・・,XP7) (XP0, ・・,XP7) はパリティビット とする。これをＥＣＣコード化するには、ＥＣＣチェッ
クビット Xecc を求め、パリティビットと入れ替えれば
よい。線形符号を対象としているので、 Xecc の転置行
列を Xecctとして Ｈ・ Xecct ＝ ０ すなわち、 h0,0・X0 +h0,1・X1+ ... +h0,63・X63 +h0,64・ Xe0 +... +h0,71・ Xe7＝0 h1,0・X0 +h1,1・X1+ ... +h1,63・X63 +h1,64・ Xe0 +... +h1,71・ Xe7＝0 ・・・ ・・・ ・・ h7,0・X0 +h7,1・X1+ ... +h7,63・X63 +h7,64・ Xe0 +... +h7,71・ Xe7＝0 を満たす Xecc ＝(Xe0,Xe1,.... ,Xe7) を求めればよ
い。ただし、・は mod２の積、+ は mod２の和である。
それがチェックビットＥ＝(e0 ,e1,....,e7)であり、図
４（３）に示す式で得られる。
を記憶させる実施例。 前記の実施例では、各データのライン毎にＳＥおよびＩ
Ｅという障害発生元情報を記憶するビットを付加してい
る。付加したビットに障害発生元情報を記憶させる代わ
りに、ラインのデータをある特殊なパターンに変えて障
害発生元情報を表す実施例を以下に示す。 １．データのエラー検出、訂正に１ビットエラー訂正２
ビットエラー検出（ＳＥＣ−ＤＥＤ）のＥＣＣコードを
使用する。１つのラインのデータパターンは前述の６４
ビットデータ＋８ビットＥＣＣコードである。ＥＣＣコ
ードを利用するにはＨ−matrixとよばれる行列が必要で
ある。６４ビットデータ＋８ビットＥＣＣコードに対し
ては、図４（１）に示す形であり、具体的な例として１
例を（２）に示す。行列の要素の数値は４ビットずつま
とめて１６進数で表してある。 ２．いま、ある１ラインのデータのコードをベクトルで
表し、 Ｘ＝（X0,X1,・・・,X63,XP0, ・・,XP7) (XP0, ・・,XP7) はパリティビット とする。これをＥＣＣコード化するには、ＥＣＣチェッ
クビット Xecc を求め、パリティビットと入れ替えれば
よい。線形符号を対象としているので、 Xecc の転置行
列を Xecctとして Ｈ・ Xecct ＝ ０ すなわち、 h0,0・X0 +h0,1・X1+ ... +h0,63・X63 +h0,64・ Xe0 +... +h0,71・ Xe7＝0 h1,0・X0 +h1,1・X1+ ... +h1,63・X63 +h1,64・ Xe0 +... +h1,71・ Xe7＝0 ・・・ ・・・ ・・ h7,0・X0 +h7,1・X1+ ... +h7,63・X63 +h7,64・ Xe0 +... +h7,71・ Xe7＝0 を満たす Xecc ＝(Xe0,Xe1,.... ,Xe7) を求めればよ
い。ただし、・は mod２の積、+ は mod２の和である。
それがチェックビットＥ＝(e0 ,e1,....,e7)であり、図
４（３）に示す式で得られる。
【００２２】さらに、e0,e1,e6,e7 については奇数パリ
ティ、e2,e3,e4,e5 については偶数パリティによるチェ
ックを同時に使用している。図４（４）にＥＣＣコード
化したデータの例を示す。 ３．あるＥＣＣコード化されているデータが、 Ｙ＝（Y0,Y1,・・・,Y63,Ye0, ・・,Ye7) であるとき、エラーのチェックは図５（１）に示す式で
得られるシンドローム、Ｓ＝（S0,S1,...,S7) ＝Ｈ・Ｙ
t により行なう。ただし、Ｙt はＹの転置行列である。 ４．シンドロームによるエラーの判定を次に示す。
ティ、e2,e3,e4,e5 については偶数パリティによるチェ
ックを同時に使用している。図４（４）にＥＣＣコード
化したデータの例を示す。 ３．あるＥＣＣコード化されているデータが、 Ｙ＝（Y0,Y1,・・・,Y63,Ye0, ・・,Ye7) であるとき、エラーのチェックは図５（１）に示す式で
得られるシンドローム、Ｓ＝（S0,S1,...,S7) ＝Ｈ・Ｙ
t により行なう。ただし、Ｙt はＹの転置行列である。 ４．シンドロームによるエラーの判定を次に示す。
【００２３】エラーなし シンドロームはオール０、すなわち、Ｓ＝０である。 １ビットエラー シンドロームはＨのどれかの列に等しくなる。等しい列
の列位置が、エラーの発生しているデータのビット位置
を示す。そのビットを反転させることによりエラーを訂
正できる。列数は７２であるので、このときのシンドロ
ームパターンの総数は７２通りある。
の列位置が、エラーの発生しているデータのビット位置
を示す。そのビットを反転させることによりエラーを訂
正できる。列数は７２であるので、このときのシンドロ
ームパターンの総数は７２通りある。
【００２４】２ビットエラー シンドロームは、Ｈのどれか２つの列の mod２の和に等
しくなる。従って、エラーが発生していることのみが判
定でき、訂正は不可能である。列数は７２であるので、
このときのシンドロームパターンの総数は72Ｃ2 ＝１２
７通りある。従って、シンドロームビットの８ビットの
パターン総数は２５６通りであるのに対して、使用する
シンドロームパターンは計２００であるから、余ったパ
ターンが５６パターン存在する。 ５．余ったパターンを障害発生元情報として使用するこ
とができる。その例を図５（２）に示す。ＳＥ，ＩＥと
して２つのパターンを使用する。このようなパターンは
オール０の６４ビットデータにパリティビットあるいは
ＥＣＣチェックビットを付加したものとは異なる。従っ
て、意図的にこのような特殊パターンを作らなければ発
生することはない。さらに、この特殊パターンに１ビッ
トエラーが生じた場合には、訂正不可能な２ビットエラ
ーとして判定されるため、誤って訂正されてしまうこと
はない。
しくなる。従って、エラーが発生していることのみが判
定でき、訂正は不可能である。列数は７２であるので、
このときのシンドロームパターンの総数は72Ｃ2 ＝１２
７通りある。従って、シンドロームビットの８ビットの
パターン総数は２５６通りであるのに対して、使用する
シンドロームパターンは計２００であるから、余ったパ
ターンが５６パターン存在する。 ５．余ったパターンを障害発生元情報として使用するこ
とができる。その例を図５（２）に示す。ＳＥ，ＩＥと
して２つのパターンを使用する。このようなパターンは
オール０の６４ビットデータにパリティビットあるいは
ＥＣＣチェックビットを付加したものとは異なる。従っ
て、意図的にこのような特殊パターンを作らなければ発
生することはない。さらに、この特殊パターンに１ビッ
トエラーが生じた場合には、訂正不可能な２ビットエラ
ーとして判定されるため、誤って訂正されてしまうこと
はない。
【００２５】このような特殊パターンを障害発生元情報
を表すために使用することにより、特別なメモリビット
を付加する必要がない。
を表すために使用することにより、特別なメモリビット
を付加する必要がない。
【００２６】
【発明の効果】以上説明したように、本発明によればバ
ッファ記憶装置のエラーがある場合にも、プロセサが使
うデータがエラーである時のみ再実行や処理の中止を行
なえばよい。従って、使ってもいないデータのエラーの
ために無駄な時間を使うことがなく、効率を高く保つこ
とができる。また、第２の発明によれば、記憶装置の容
量を増加させることなく実現することができる。
ッファ記憶装置のエラーがある場合にも、プロセサが使
うデータがエラーである時のみ再実行や処理の中止を行
なえばよい。従って、使ってもいないデータのエラーの
ために無駄な時間を使うことがなく、効率を高く保つこ
とができる。また、第２の発明によれば、記憶装置の容
量を増加させることなく実現することができる。
【図１】 原理構成図
【図２】 実施例の構成図
【図３】 データフォーマット
【図４】 ＥＣＣコード化の説明図
【図５】 シンドロームの説明図
【図６】 従来の階層記憶装置の構成図
１ 主記憶装置（ＭＳＵ） ２ バッファ記憶装置（ＢＳ） 2l ＬＢＳ 2g ＧＢＳ ３ 障害通知手段 3l 3g 3m 順にLBS,GBS,MSU の障害通知手段 ４ 障害記憶手段 4l 4g 4m 順にLBS,GBS,MSU の障害記憶手段 ５ チェック回路 5l 5g 5m 順にLBS,GBS,MSU のチェック回路 ６ コード生成器 ７ プロセサ（ＣＰＵ）
Claims (2)
- 【請求項１】 主記憶装置（１）と単一または複数階層
のバッファ記憶装置（２）とを有するスワップ方式の階
層記憶装置において、 各記憶装置（１，２）は、障害通知手段（３）と、障害
記憶手段（４）とを備え、 障害通知手段（３）は、データの読み出し時にチェック
回路（５）がデータをチェックした結果訂正不可能なと
きに、データの要求元へ、どの記憶階層で発生したかを
示す情報を障害発生元情報としてデータと共に送り、 障害記憶手段（４）は、データ書込み時に、他の記憶装
置（１，２）から通知された障害発生元情報をデータの
チェック単位毎に対応して記憶し、データが障害発生元
情報を伴っていなければ、障害発生元情報を消去するよ
うに構成したことを特徴とする階層記憶装置。 - 【請求項２】 各記憶装置（１，２）が誤り検出・訂正
符号を用いる場合、検出した訂正不可能なエラーに対応
する障害発生元情報を、全ての誤りのないデータに対応
する符号と予測される誤りが発生したときのデータに対
応する符号とから分離可能な符号として生成するコード
生成器（６）を備え、障害通知手段（３）と障害記憶手
段（４）とに代えることを特徴とする請求項１に記載の
階層記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273918A JPH07129466A (ja) | 1993-11-02 | 1993-11-02 | 階層記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273918A JPH07129466A (ja) | 1993-11-02 | 1993-11-02 | 階層記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07129466A true JPH07129466A (ja) | 1995-05-19 |
Family
ID=17534388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273918A Withdrawn JPH07129466A (ja) | 1993-11-02 | 1993-11-02 | 階層記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07129466A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100778603B1 (ko) * | 2006-05-18 | 2007-11-22 | 후지쯔 가부시끼가이샤 | 계층형 스토리지 장치 및 그 기록 매체 관리 방법 |
| JP2012178121A (ja) * | 2011-02-28 | 2012-09-13 | Nec Computertechno Ltd | 情報処理装置及びエラー訂正支援方法 |
-
1993
- 1993-11-02 JP JP5273918A patent/JPH07129466A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100778603B1 (ko) * | 2006-05-18 | 2007-11-22 | 후지쯔 가부시끼가이샤 | 계층형 스토리지 장치 및 그 기록 매체 관리 방법 |
| JP2012178121A (ja) * | 2011-02-28 | 2012-09-13 | Nec Computertechno Ltd | 情報処理装置及びエラー訂正支援方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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