JPS63269233A - 誤り検出・訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電子計算機システムにおける誤り検出・訂正回
路に関し、特に、バス上の誤り及びメモリ内の誤りを検
出して訂正する誤り検出・訂正回路に関するものである
。

（従来の技術） この種の電子計算機システムの構成例を第５図に示す。

同図に示すように、制御装置、例えばプロセッサ装置１
とメモリ装置２をバス３で接続して構成するシステムを
考える。このようなシステムにおけるエラー（誤り）に
は、（ｉ）プロセッサ装置１内で生じたエラー、（ｉｉ
）装置間データ転送時にバス３上で生じたエラー、（ｉ
　ｉ　ｉ）メモリ装置２内で生じたエラー、が存在しう
る。これらのうち、（ｉｉ）、（ｉｉｉ）に着目すると
、従来これらのエラーに対する対策として（ｉ　ｉ）に
ついてはパリティチェック、（ｉｉｉ）についてはＥＣ
（：　コード（ｅｒｒｏｒｃｈｅｃｋｉｎｇ　ａｎｄ　
ｃｏｒｒｅｃｔｉｎｇ　ｃｏｄｅ＝　ｒ誤り訂正符号」
）を用いるＦＣＣチェックがそれぞわ別個に行なわれて
いる。

バスに対するパリティチェック機能及びメモリ装置に対
するＦＣＣチェック機能を持つ誤り検出・訂正回路を備
え゛た従来の電子計算機システムの構成例を第６図に示
す。ただし、同図はデータ信号の流れについてのみ書い
たもので、アドレス信号、制御信号等については省略し
である。同図に示すように、プロセッサ装置１ｐは、プ
ロセッサ部１１に加えて、パリティチェックに関する回
路としてパリティ生成器（ＰＧ）１２及びパリティチェ
ック器（ＰＣ）１３を設けて構成され、メモリ装置２ｐ
は、データ記憶部２１ａ及び冗長コード記憶部２１ｂか
ら成るメモリ部２１に加えて、パリティチェックに関す
る回路としてパリティ生成器（ＰＧ）及びパリティチェ
ック器（ＰＣ）２３と、ＥＣＵチェックに関する回路と
してＥＣＣ生成器（ＥＧ）２４及びＥＣＣチェック器（
ＥＣ）２４とを設けて構成される。また、バス３はデー
タとコードを授受する線を含む。なお、三角形印はバッ
ファである。

次に動作を説明する。プロセッサ装置１ｐからメモリ装
置２ｐヘデータを書き込む場合、プロセッサ部１１から
出力されたデータは、まずパリティ生成器１２でパリテ
ィコードを生成の後、そのパリティコードとともにバス
３上に出力される。メモリ装置２ｐ側では、送られてき
たデータに対して、パリティチェック器２３によりパリ
ティチェックを行ない、さらにＥＣＣ生成器２４により
冗長コード（ＥＩＣＧコード）を生成した後、データ及
び冗長コードをメモリ部２１のデータ記憶部２１ａ及び
冗長コード記憶部２１ｂにそれぞれ格納する。メモリ装
置２ｐからのデータの読み出しの場合は、メモリ部２１
から出力されたデータ及び冗長コードは、まずＦＣＣチ
ェック器２５に入る。ＥＣＣチェック器２５でエラーを
訂正されたデータは、パリティ生成器８でパリティコー
ドを生成した後、そのパリティコードとともにバス３ｐ
上に出力される。プロセッサ装置ｌｐ側では、送られて
きたそれらのデータに対して、パリティチェック器１３
によりパリティチェックを行なった後にプロセッサ部ｌ
ｌ内にデータを取り込む。

以上述べたメモリ装置２ｐに対するデータの書き込み時
及び読み出し時におけるデータの誤りの検出・訂正の動
作シーケンスを第７図（ａ）、（ｂ）に示す。

（発明が解決しようとする問題点） しかしながら、前記構成の誤り検出・訂正回路では次の
ような問題点がある。

バス上のエラーに対するパリティチェックとメモリ装置
内でのエラーに対するＦＣＣチェックとを別個に行うた
めに、パリティチェックに関する回路とεＣＧチェック
に関する回路を持つ必要があるため、ハード量が増加す
るという問題点がある。

また、第７図（ｂ）に示すように、メモリ装置からのデ
ータの読み出し時にＦＣＣチェックとパリティチェック
をシーケンシャルに行うため、アクセス時間が長くなる
という問題点がある。

本発明は以上述べた問題点を解決し、ハード量を低減す
ると共に高速にメモリ装置をアクセスすることが可能な
誤り検出・訂正回路を提供することを目的とする。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、メモリ装置と、
該メモリ装置を制御する制御装置をバスで接続して成る
電子計算機システムにおける誤り検出・訂正回路におい
て、前記制御装置側に設けられ書き込みデータの誤り訂
正符号を生成する第１の手段と、前記制御装置側及びメ
モリ装置側のうち少なくとも制御装置側に設けられ当該
装置に入力されるデータと該データの誤り訂正符号に基
づいて当該データの誤りの検出及び訂正を行う第２の手
段とを具備するものである。

（作用） 本発明によれば以上のように誤り検出・訂正回路を構成
したので、技術的手段は次のように作用する。例えば、
第２の手段（例えば、後述するＥＣＣチェック器）が、
制御装置側及びメモリ装置側に設けられているものとす
る。まず、メモリ装置にデータを書き込む際には、まず
、第１の手段（例えば、後述するＥＣＣ生成器）によっ
て、書き込みデータの誤り訂正符号（ＦＣＣコード）が
生成され、その書き込みデータと共にバスを介してメモ
リ装置側に転送される。メモリ装置側では入力された書
き込みデータとその誤り訂正符号を用いてそのデータの
誤りの検出及び訂正を行った後、訂正された書き込みデ
ータ及びその誤り訂正符号をメモリ装置自体（後述する
メモリ部）に格納する。次にメモリ装置に書き込まれた
データを読み出す際には、メモリ装置から読み出された
データ及び誤り訂正符号は直接バスを介して制御装置側
に転送される。制御装置側では、第２の手段により、入
力された読み出しデータとその誤り訂正符号に基づいて
、データの誤りの検出及び訂正が行われる。このように
メモリ装置で生じた誤り及びバス上で生じた誤りをＥＧ
Ｇチェック方式により一括して検出、訂正することがで
きるので、前記従来技術の問題点を解決できるのである
。

（実施例） 第１図及至第４図を参照して本発明の実施例の電子計算
機システムにおける誤り検出・訂正回路を説明する。

第１図は本発明の第１の実施例を示す構成図である。同
図において、第６図と同一の参照符号は同一性のある構
成要素を示す。誤り検出・訂正回路として、プロセッサ
装置ｌａ側には、プロセッサ部１１から出力されるデー
タに対する冗長コード（＝「誤り訂正符号」）を生成す
るＦＣＣ発生器１５と、入力されるデータ及び冗長コー
ドに対してエラーの有無のチェックを行なってエラーが
ある場合には訂正して出力するＥＣＣＣＣチェック器上
６設けられ、メモリ装置２ａの側にはＥＧＧチェック器
１器上６様のＥＣＣチェック器２６が設けられる。

次に第１の実施例の動作を説明する。

プロセッサ装置１ｂからメモリ装置２ｂへデータを書き
込む場合、プロセッサ部１１から出力されたデータは、
まず、ＥＣＣ生成器１４に入力され、ＥＣＣ生成器１４
で冗長コードが生成される。この後、データ及び冗長コ
ードはプロセッサ装置１ａからバス上に出力され、メモ
リ装置２ａへ伝達される。メモリ装置２ａは、データ及
び冗長コードを受は取ると、それらに対してＥＣＣチェ
ック器２６によりエラー検出及び訂正を行なった後、デ
ータ及び冗長コードをメモリ部２１のデータ記憶部２１
ａ及び冗長コード記憶部２１ｂにそれぞれ格納する。

メモリ装置２ａからの読み出しの場合は、メモリ部２１
から出力されたデータ及び冗長コードは、まず直接バス
３に送出される。プロセッサ装置１ａ側では、データ及
び冗長コードを受信すると、それらに対してＦＣＣチェ
ック器１５によりエラー検出及び訂正を行う。これによ
り、メモリ装置２ａ内で生じたエラー及びバス３上で生
じたエラーを一括して検出、訂正することができる。

以上述べたメモリ装置２ａに対するデータの書き込み時
及び読み出し時におけるデータの誤りの検出・訂正の動
作シーケンスを第２図（ａ）、（ｂ）に示す。

本発明の第２の実施例の構成を第３図に示す。

第１の実施例との相違点は、第１図のメモリ装置２ａか
らＥＣＣチェック器２６を削除し、バス３から入力され
るデータ及び冗長コードをメモリ部２１のデータ記憶部
２１ａ及び冗長コード記憶部２１ｂに直接格納する構成
のメモリ装置２ｂとしたことである。即ち、第２の実施
例は第１の実施例と同様に、バス３上のエラーとメモリ
装置２ｂでのエラーを、ＦＣＣチェックにより一括救済
するものであるが、第１の実施例とは異なり、書き込み
時のメモリ装置２ｂ側でのＦＣＣチェックを行なわない
。書き込み時にバス３上でエラーが生じた場合は、エラ
ー無訂正のまま、データ及び冗長コードをメモリ装置２
ｂ内のメモリ部２１に格納する。このエラーは、同じ番
地をその後読み出した時に、プロセッサ装置ｌａ内のＥ
ＣＣチェック器１５で訂正される。同番地にその後読み
出しがなかった時は、エラーは訂正され得ないが、この
場合はエラーデータはプロセッサ部１１により使われな
いので、不都合は生じない。第２の実施例のメモリ装置
２ｂに対しての読み書き時のデータに対する誤り検出訂
正の動作シーケンスを第４図（ａ）、（ｂ）に示す。

このように、本実施例によれば、パリティチェックに関
する回路が不要となるため、ハード量が減少する。また
、パリティ関連の動作時間がなくなるため、従来にくら
べ、高速なメモリアクセスができる。

（発明の効果） 以上詳細に説明したように本発明によれば、バス上で生
じたエラー（誤り）とメモリ装置で生じたエラーを一括
してＥＣＣチェックにより救済するため、従来に比ベパ
リティチェックに関する回路が不要となり、ハード量が
少なくてすむ。また、従来メモリアクセス時にＥＣＣチ
ェック関連動作とパリティチェック関連動作をシーケン
シャルに実行していたものが、ＥＣＣチェック関連動作
のみになるため、メモリアクセス時間が短縮される。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成図、第２図（ａ）
、（ｂ）は第１の実施例の動作シーケンス図、第３図は
本発明の第２の実施例の構成図、第４図（ａ）、（ｂ）
は第２の実施例の動作シーケンス図、第５図は電子計算
機システムの構成図、第６図は電子計算機システムにお
ける従来の誤り検出・訂正回路を示す構成図、第７図（
ａ）、（ｂ）は従来の動作シーケンス図である。 １　ａ　−−−プロセッサ装置、 ２ａ、２ｂ−メモリ装置、３−バス、 １１−・・プロセッサ部、１４−ＥＧＧ生成器（ＥＧ）
、１５．２６−ＦＣＣチェック器（ＥＣ）、２１−メモ
リ部、２１ａ−−−データ記憶部、 ２２ａ　−−−冗長コード記憶部。

Claims (1)

1. 【特許請求の範囲】 メモリ装置と、該メモリ装置を制御する制御装置をバス
   で接続して成る電子計算機システムにおける誤り検出・
   訂正回路において、 前記制御装置側に設けられ書き込みデータの誤り訂正符
   号を生成する第１の手段と、 前記制御装置側及びメモリ装置側のうち少なくとも制御
   装置側に設けられ当該装置に入力されるデータと該デー
   タの誤り訂正符号に基づいて当該データの誤りの検出及
   び訂正を行う第２の手段とを具備することを特徴とする
   誤り検出・訂正回路。