JPH02224045A - データ転送制御方式 - Google Patents
データ転送制御方式Info
- Publication number
- JPH02224045A JPH02224045A JP1043009A JP4300989A JPH02224045A JP H02224045 A JPH02224045 A JP H02224045A JP 1043009 A JP1043009 A JP 1043009A JP 4300989 A JP4300989 A JP 4300989A JP H02224045 A JPH02224045 A JP H02224045A
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- Japan
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- data
- signal
- received data
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- cpu
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000013500 data storage Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 229930091051 Arenine Natural products 0.000 description 1
- 101001041669 Oryctolagus cuniculus Corticostatin 1 Proteins 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
Landscapes
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、データ転送制御方式に係り、特にコントロー
ラからＣＰ Ｕへのデータ転送を誤りなく正確に行うこ
とを要求されるシステムに好適なデータ転送制御方式に
関する。
ラからＣＰ Ｕへのデータ転送を誤りなく正確に行うこ
とを要求されるシステムに好適なデータ転送制御方式に
関する。
従来、ｃｐｕとデバイスコントローラとをインタフェー
ス（例えば、ＳＣ５Ｉインタフェース）を介して接続し
、そのデバイスコントローラに入出力デバイスを接続し
たインクフエ・−ス制御システムがある。そして、デバ
イスコントローラは、その入出力デバイスからのデータ
をインタフェースを介してＣＰ Ｕに転送し、またＣＰ
ｔＪからのデータをインタフェースを介して入出力デバ
イスに転送するなどの転送制御を行っていた。しかし、
こ」１．たけではデータ転送におけるデータの信頼性を
確保することができないので、信頼性を重視するシステ
ムではデータにパリティピットを付加し、データ受信時
にパリティビットをチエツクする回路を有している。
ス（例えば、ＳＣ５Ｉインタフェース）を介して接続し
、そのデバイスコントローラに入出力デバイスを接続し
たインクフエ・−ス制御システムがある。そして、デバ
イスコントローラは、その入出力デバイスからのデータ
をインタフェースを介してＣＰ Ｕに転送し、またＣＰ
ｔＪからのデータをインタフェースを介して入出力デバ
イスに転送するなどの転送制御を行っていた。しかし、
こ」１．たけではデータ転送におけるデータの信頼性を
確保することができないので、信頼性を重視するシステ
ムではデータにパリティピットを付加し、データ受信時
にパリティビットをチエツクする回路を有している。
この種の装置としては、例えば、特開昭５７−１７６４
３７号公報に記載のように、インタフェース（バス）に
接続された装置（デバイス）にパリティジェネレータと
パリティチエツクを設け、データの信頼性を高めるよう
にした装置が知られている。
３７号公報に記載のように、インタフェース（バス）に
接続された装置（デバイス）にパリティジェネレータと
パリティチエツクを設け、データの信頼性を高めるよう
にした装置が知られている。
上記従来技術は、データの２ビット同時反転について配
慮されておらず、パリティの奇偶性さえ満足していれば
エラーにならないという問題があった。また、バリア・
イビットのチエツクのみでは、ノイズ等の瞬間的なレベ
ル変化により、データが２ビット同時に反転した場合、
バリティエラーの検出ができないという問題があった。
慮されておらず、パリティの奇偶性さえ満足していれば
エラーにならないという問題があった。また、バリア・
イビットのチエツクのみでは、ノイズ等の瞬間的なレベ
ル変化により、データが２ビット同時に反転した場合、
バリティエラーの検出ができないという問題があった。
本発明の目的は、このような従来の問題を解決し、デ・
−夕の偶数ビット数同時反転によるパリティチエツクす
ｉ】抜けを防止し、データの高信頼性を確保することが
可能なデータ転送制御方式を堤供することにある。
−夕の偶数ビット数同時反転によるパリティチエツクす
ｉ】抜けを防止し、データの高信頼性を確保することが
可能なデータ転送制御方式を堤供することにある。
上記目的を達成するため、本発明のデータ転送制御方式
は、ＣＰＵとデバイスコントローラを備え、これらをイ
ンタフェースにより接続し、上記ＣＰＵが出力するデー
タ応答信号を用いた受信データ転送シーケンスにより、
上記コントローラから送られてくる受信データを」−記
ＣＰＵに格納する受信データ格納手段を備えたインタフ
Σ−ス制御シスデムにおいて、上記ＣＰＵ内にデータ応
答信号の出力を制御する制御手段を有し、該制御ト段は
受信データ転送シーケンスにより上記受信データ格納手
段で格納したデータと受信データとを比較した結果が不
一致の場合、データ応答信号を出力せずに上記受信デー
タ転送シーケンスを続行して再度受信データを格納し、
該格納したデータと受信データとが一致するまでデータ
応答信号を出力せずに受信データの再格納を繰り返し、
上記比較結果が一致し７た時、データ応答信号を出力し
て受信を完了させることに特徴がある。
は、ＣＰＵとデバイスコントローラを備え、これらをイ
ンタフェースにより接続し、上記ＣＰＵが出力するデー
タ応答信号を用いた受信データ転送シーケンスにより、
上記コントローラから送られてくる受信データを」−記
ＣＰＵに格納する受信データ格納手段を備えたインタフ
Σ−ス制御シスデムにおいて、上記ＣＰＵ内にデータ応
答信号の出力を制御する制御手段を有し、該制御ト段は
受信データ転送シーケンスにより上記受信データ格納手
段で格納したデータと受信データとを比較した結果が不
一致の場合、データ応答信号を出力せずに上記受信デー
タ転送シーケンスを続行して再度受信データを格納し、
該格納したデータと受信データとが一致するまでデータ
応答信号を出力せずに受信データの再格納を繰り返し、
上記比較結果が一致し７た時、データ応答信号を出力し
て受信を完了させることに特徴がある。
［作用〕
本発明においては６上記受信デ一タ格納手民から得た情
報（データ）が、受信デ・−夕と一致するまで同一受信
シーケンスを続行して受信デー・夕の再格納を繰り返す
ことにより、受信デ・−夕を確実に格納することができ
る。
報（データ）が、受信デ・−夕と一致するまで同一受信
シーケンスを続行して受信デー・夕の再格納を繰り返す
ことにより、受信デ・−夕を確実に格納することができ
る。
以下、本発明の−・実施例も・、図面により詳細に説明
する。
する。
第２図は、本発明を適用したインタフエ・−大制御シス
テムの構成図であるにこでは、インタフェースとして、
５Ｃ８Ｉインタフエースを用いた例を示している。５Ｃ
８Ｉインタフエースには、８本のデータ・う、イン（Ｄ
ＢＯ〜ＤＢ７）と１本のデータ用パリティ・ライン（Ｄ
ＢＰ）ど９本の制御用ライン（図では２本のみを示して
いる）がある。
テムの構成図であるにこでは、インタフェースとして、
５Ｃ８Ｉインタフエースを用いた例を示している。５Ｃ
８Ｉインタフエースには、８本のデータ・う、イン（Ｄ
ＢＯ〜ＤＢ７）と１本のデータ用パリティ・ライン（Ｄ
ＢＰ）ど９本の制御用ライン（図では２本のみを示して
いる）がある。
本ＳＣ３Ｉインタフェース制御システムは、ＣＰＵＩと
デ・−タ転送ルｊ御を行うデバイスコンｌ−ローラ２か
らなり、二九らはＳＣ８Ｉインタフェース３により接続
される。また、ＣＰＵＪ−内には、コントローラ２が送
信するデータを、ＣＰＵＩが受信する場合におけるデー
タ転送制御回路をブロック図で示しており、データ応答
信号制御部】０゜データ格納部１１およびデータ比較部
１２を備える。なお、図示を省略しているが、コントロ
ーラ２には入出力デバイス等が接続されるものとする。
デ・−タ転送ルｊ御を行うデバイスコンｌ−ローラ２か
らなり、二九らはＳＣ８Ｉインタフェース３により接続
される。また、ＣＰＵＪ−内には、コントローラ２が送
信するデータを、ＣＰＵＩが受信する場合におけるデー
タ転送制御回路をブロック図で示しており、データ応答
信号制御部】０゜データ格納部１１およびデータ比較部
１２を備える。なお、図示を省略しているが、コントロ
ーラ２には入出力デバイス等が接続されるものとする。
第３図は、第２図に示したＳＣ５Ｔインタフェース制御
システムのＣＰＵＩでの受信データ転送制御動作を示す
タイミングチャートである。ここで、 ＲＥ Ｑ （Ｒ
ｅｑｕｅｓｔ）とＡ ＣＫ （Ａｃｋｎｏｗｌｅｄｇｅ
）はデータ転送のタイミングを制御する信号（要求６１
号とデータ応答信号）、ＤＢはデータ信号、ＣＬＫはク
ロック信号、ＤＴＢはデータ格納部１１に格納された信
号、ＣＭＰＯＫはデータ比較部１２で比較された結果を
示す信号である。
システムのＣＰＵＩでの受信データ転送制御動作を示す
タイミングチャートである。ここで、 ＲＥ Ｑ （Ｒ
ｅｑｕｅｓｔ）とＡ ＣＫ （Ａｃｋｎｏｗｌｅｄｇｅ
）はデータ転送のタイミングを制御する信号（要求６１
号とデータ応答信号）、ＤＢはデータ信号、ＣＬＫはク
ロック信号、ＤＴＢはデータ格納部１１に格納された信
号、ＣＭＰＯＫはデータ比較部１２で比較された結果を
示す信号である。
第１図は、本発明の一実施例を示すデータ転送制御方式
を説明するためのフローチャートである９、これは、第
２図に示したＳＣ３Ｉインタフェース制御システムの動
作ブローチヤード・（受信デー・り転送シー・ケンス）
を示している。以下、第３図のタイミングを参照しなが
ら第１図のフローに従って本実施例の動作を説明する８ ＳＣ８Ｉインタフェースのデータ、ステータスおよびメ
ツセージフェーズにおいて、ＣＰ Ｕ １がコン１ヘロ
ーラ２からデータを受信する場合、コント２０−ラ２は
、ＲＥＱ信号を′１″”に１２でＤＢ信号を出力する（
ステップ１０１）。ＣＰＵＩは、ＲＥＱ信号がａ １
ｐｐとなる二とにより、ＣＬ Ｋ信号を出力しＣデータ
格納部１１にＤＢ信号を格納づ−“る（ステップ］０２
）。データ比較部１２．は、データ格納部１１に格納さ
れた１、１） Ｔ Ｂ信号とＤＢ信号を比較しくステッ
プ１０３）、比較結果が同じでなければデ・−タ応答信
号制御部１０は１、再度ＣＴ、、 Ｋ４４号を出力して
データ格納部１：Ｌ！、’：ＤＢ信号を格納する（ステ
ップ１０２）、データ比較部〕２は、データ格納部］１
に格納された！、’、） Ｔ Ｂ信号とＤＢ（９号を比
較し、比較結果が同じｃあればＣＭＰＯＫ信号を］”番
：する。比較結果が同じでなりれは上述と同様の動作を
同じになるまで繰り返す、データ応答信号制御部１０は
、ＣＭＰＯＫ信号が′″ｉ １１になったことにより、
Ａ ＣＩＣイご号を″】Ｈにする（ステップ１０４）、
これにより（ステップ１０５）、コントロー・う２は
ＲＥＱ信号を“０″にし、ＤＢ信号の出力を禁止する（
ステップ１−０６）、ＣＰＵＩは、コントローラ２から
のＲＥＱ信号がＩＩ Ｏ＋１となることにより、Ａ Ｃ
Ｋ信号を１１０１＋にする（ステップ１０７）。
を説明するためのフローチャートである９、これは、第
２図に示したＳＣ３Ｉインタフェース制御システムの動
作ブローチヤード・（受信デー・り転送シー・ケンス）
を示している。以下、第３図のタイミングを参照しなが
ら第１図のフローに従って本実施例の動作を説明する８ ＳＣ８Ｉインタフェースのデータ、ステータスおよびメ
ツセージフェーズにおいて、ＣＰ Ｕ １がコン１ヘロ
ーラ２からデータを受信する場合、コント２０−ラ２は
、ＲＥＱ信号を′１″”に１２でＤＢ信号を出力する（
ステップ１０１）。ＣＰＵＩは、ＲＥＱ信号がａ １
ｐｐとなる二とにより、ＣＬ Ｋ信号を出力しＣデータ
格納部１１にＤＢ信号を格納づ−“る（ステップ］０２
）。データ比較部１２．は、データ格納部１１に格納さ
れた１、１） Ｔ Ｂ信号とＤＢ信号を比較しくステッ
プ１０３）、比較結果が同じでなければデ・−タ応答信
号制御部１０は１、再度ＣＴ、、 Ｋ４４号を出力して
データ格納部１：Ｌ！、’：ＤＢ信号を格納する（ステ
ップ１０２）、データ比較部〕２は、データ格納部］１
に格納された！、’、） Ｔ Ｂ信号とＤＢ（９号を比
較し、比較結果が同じｃあればＣＭＰＯＫ信号を］”番
：する。比較結果が同じでなりれは上述と同様の動作を
同じになるまで繰り返す、データ応答信号制御部１０は
、ＣＭＰＯＫ信号が′″ｉ １１になったことにより、
Ａ ＣＩＣイご号を″】Ｈにする（ステップ１０４）、
これにより（ステップ１０５）、コントロー・う２は
ＲＥＱ信号を“０″にし、ＤＢ信号の出力を禁止する（
ステップ１−０６）、ＣＰＵＩは、コントローラ２から
のＲＥＱ信号がＩＩ Ｏ＋１となることにより、Ａ Ｃ
Ｋ信号を１１０１＋にする（ステップ１０７）。
このように、Ｓ ＣＳ Ｉインタフェース；３のＤＢ信
号どデータ格納部１１の格納データである［）′ｒＢ信
号が、一致するまで再格納を繰り返し、一致し、た後、
１バイトのデータ転送シー・ケンスを終了さぜるため、
二１ンｌ−ＬＩ−ラ２の送信データは、確実にＣＰＵＩ
に格納さ九る。
号どデータ格納部１１の格納データである［）′ｒＢ信
号が、一致するまで再格納を繰り返し、一致し、た後、
１バイトのデータ転送シー・ケンスを終了さぜるため、
二１ンｌ−ＬＩ−ラ２の送信データは、確実にＣＰＵＩ
に格納さ九る。
以Ｊ：説明したように、本発明によれば３１ンＩ・ロー
ラが送イ言１．るデータをイニノタフエ・−スを介して
ＣＰＵでデータの受信を行う場合、受信データを格納し
、その格納データと受（ｄデータの比較を行い、不一致
時には再格納を繰り返して確実にデータを格納するため
、上記インタフェース上でノイズ等により瞬間的なレベ
ル変化があった場合・でも、データ化けを防止でき、デ
ータの高信頼性を確保できる。
ラが送イ言１．るデータをイニノタフエ・−スを介して
ＣＰＵでデータの受信を行う場合、受信データを格納し
、その格納データと受（ｄデータの比較を行い、不一致
時には再格納を繰り返して確実にデータを格納するため
、上記インタフェース上でノイズ等により瞬間的なレベ
ル変化があった場合・でも、データ化けを防止でき、デ
ータの高信頼性を確保できる。
第１図は本発明の一実施例を示すデータ転送制御方式を
説明するためのフローチャー１・、第２図は本発明を適
用した。インタフェース制御システムの構成図、第３図
は第２図における動作タイミングチャートである。 １：ＣＰＵ、２：コン１ヘローラ、；３二Ｓ ＣＳ Ｉ
インダフェー・ス、１０：″ｉ：−タ応答信号制御部。 １１：データ格納部、１２：データ比較部。
説明するためのフローチャー１・、第２図は本発明を適
用した。インタフェース制御システムの構成図、第３図
は第２図における動作タイミングチャートである。 １：ＣＰＵ、２：コン１ヘローラ、；３二Ｓ ＣＳ Ｉ
インダフェー・ス、１０：″ｉ：−タ応答信号制御部。 １１：データ格納部、１２：データ比較部。
Claims (1)
- １、ＣＰＵとデバイスコントローラを備え、これらをイ
ンタフェースにより接続し、上記ＣＰＵが出力するデー
タ応答信号を用いた受信データ転送シーケンスにより、
上記コントローラから送られてくる受信データを上記Ｃ
ＰＵに格納する受信データ格納手段を備えたインタフェ
ース制御システムにおいて、上記ＣＰＵ内にデータ応答
信号の出力を制御する制御手段を有し、該制御手段は受
信データ転送シーケンスにより上記受信データ格納手段
で格納したデータと受信データとを比較した結果が不一
致の場合、データ応答信号を出力せずに上記受信データ
転送シーケンスを続行して再度受信データを格納し、該
格納したデータと受信データとが一致するまでデータ応
答信号を出力せずに受信データの再格納を繰り返し、上
記比較結果が一致した時、データ応答信号を出力して受
信を完了させることを特徴とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043009A JPH02224045A (ja) | 1989-02-27 | 1989-02-27 | データ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043009A JPH02224045A (ja) | 1989-02-27 | 1989-02-27 | データ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224045A true JPH02224045A (ja) | 1990-09-06 |
Family
ID=12651991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1043009A Pending JPH02224045A (ja) | 1989-02-27 | 1989-02-27 | データ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224045A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05143032A (ja) * | 1991-11-22 | 1993-06-11 | Toshiba Corp | 操作装置 |
-
1989
- 1989-02-27 JP JP1043009A patent/JPH02224045A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05143032A (ja) * | 1991-11-22 | 1993-06-11 | Toshiba Corp | 操作装置 |
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