JP2770976B2 - パリティ検査装置 - Google Patents
パリティ検査装置Info
- Publication number
- JP2770976B2 JP2770976B2 JP1081362A JP8136289A JP2770976B2 JP 2770976 B2 JP2770976 B2 JP 2770976B2 JP 1081362 A JP1081362 A JP 1081362A JP 8136289 A JP8136289 A JP 8136289A JP 2770976 B2 JP2770976 B2 JP 2770976B2
- Authority
- JP
- Japan
- Prior art keywords
- parity
- line
- bus
- cycle
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デイジタル・データを転送するシステムに
関し、特にデータの転送中パリテイを生成して検査する
システムに関する。
関し、特にデータの転送中パリテイを生成して検査する
システムに関する。
パリテイの生成および検査は、１ワードのデータの完
全性を確認するためコンピュータ技術において長年にわ
たつて使用されてきた。１ワードのデータが１つの装置
から他の装置へ伝送される時、送信側の装置もまたこの
ワードに対するパリテイ値を生じ、このパリテイ値を表
わすパリテイ信号を送出する。このパリテイ信号の値
は、値「１」を用いてワード内に偶数または奇数のビツ
トがあつたかどうかを表示する。受信側の装置は、この
ワードを受取つてそれ自体のパリテイ値を受取つたワー
ドから生成し、もしこのパリテイ値がこのワードに対す
るパリテイ信号により表わされるものと異なるならば、
受取つたワードは転送されたワードが偶数であるところ
では奇数の「１」ビットを有し、またその逆は反対とな
る。その結果、パリテイの検査により、受信側の装置は
奇数のビツトを含む転送されたデータの値における如何
なる変化でも検出することができる。
全性を確認するためコンピュータ技術において長年にわ
たつて使用されてきた。１ワードのデータが１つの装置
から他の装置へ伝送される時、送信側の装置もまたこの
ワードに対するパリテイ値を生じ、このパリテイ値を表
わすパリテイ信号を送出する。このパリテイ信号の値
は、値「１」を用いてワード内に偶数または奇数のビツ
トがあつたかどうかを表示する。受信側の装置は、この
ワードを受取つてそれ自体のパリテイ値を受取つたワー
ドから生成し、もしこのパリテイ値がこのワードに対す
るパリテイ信号により表わされるものと異なるならば、
受取つたワードは転送されたワードが偶数であるところ
では奇数の「１」ビットを有し、またその逆は反対とな
る。その結果、パリテイの検査により、受信側の装置は
奇数のビツトを含む転送されたデータの値における如何
なる変化でも検出することができる。
従来技術におけるパリテイ検査の問題は、パリテイ検
査をしないシステムからこれを行なうシステムへの更新
であつた。例え１つのバスがパリテイ検査を行なつて
も、もしパリテイ検査を行なわない他の装置がバスに取
付けられていたならば、パリテイを検査した装置はパリ
テイ検査を行なうことができない。その結果、パリテイ
検査を行なうように装置を徐々に更新することは不可能
であつた。一旦パリテイ検査を行なうバスを使用するこ
とを決めると、これに取付けられた全ての装置を同時に
パリテイ検査を行なうように更新しなければならなかつ
た。
査をしないシステムからこれを行なうシステムへの更新
であつた。例え１つのバスがパリテイ検査を行なつて
も、もしパリテイ検査を行なわない他の装置がバスに取
付けられていたならば、パリテイを検査した装置はパリ
テイ検査を行なうことができない。その結果、パリテイ
検査を行なうように装置を徐々に更新することは不可能
であつた。一旦パリテイ検査を行なうバスを使用するこ
とを決めると、これに取付けられた全ての装置を同時に
パリテイ検査を行なうように更新しなければならなかつ
た。
従来技術におけるパリテイ検査の別の問題は、パリテ
イ値の生成が時間を要し、従つてパリテイ検査を行なう
装置がこれを行なわない装置よりも長いバス・サイクル
を必要とすることであつた。パリテイ検査の付加は、こ
のようにシステム全体の速度を低下させた。更に、パリ
テイ検査を行なわない装置に対するものよりも長いバス
・サイクルを必要とすることが、両方のタイプの装置を
同じ同期バスに接続するという問題を更に悪化させてい
た。
イ値の生成が時間を要し、従つてパリテイ検査を行なう
装置がこれを行なわない装置よりも長いバス・サイクル
を必要とすることであつた。パリテイ検査の付加は、こ
のようにシステム全体の速度を低下させた。更に、パリ
テイ検査を行なわない装置に対するものよりも長いバス
・サイクルを必要とすることが、両方のタイプの装置を
同じ同期バスに接続するという問題を更に悪化させてい
た。
パリテイ検査に伴う別の問題は、パリテイ検査におけ
る別の問題は、送信装置および受信装置からパリテイ・
エラーがあつたことが知られてても、送信および受信装
置とは独立的にパリテイ・エラーが送信中に生じたこと
を判定する簡単な機構がなかつたことである。本願に開
示された装置および方法の目的はこれらの問題ならびに
他の問題を解決することにある。
る別の問題は、送信装置および受信装置からパリテイ・
エラーがあつたことが知られてても、送信および受信装
置とは独立的にパリテイ・エラーが送信中に生じたこと
を判定する簡単な機構がなかつたことである。本願に開
示された装置および方法の目的はこれらの問題ならびに
他の問題を解決することにある。
本願は、パリテイ検査を行なう装置およびパリテイ検
査を行なわない装置を一緒に使用されることを許容する
バス、バスインターフエース装置および方法を開示して
いる。このバスは、１つ以上のパリテイ装置および１つ
以上の非パリテイ装置を含む装置間にデータを転送し、
送信装置および受信装置間に１ワードのデータを転送す
るための全ての装置と接続された１つ以上のデータ回線
およびパリテイ装置とのみ接続されているパリテイ回線
群からなり、該回線群は送信装置がパリテイ装置である
ことを示す送信側のパリテイ装置からのパリテイイネー
ブル信号を送信するためのパリテイイネーブル回線と、
前記データ回線上に送信されたワードの送信側のパリテ
イ装置におけるパリテイを表示する送信側のパリテイ装
置からのパリテイ信号を送信するためのパリテイ回線
と、受信側のパリテイ装置において転送されたワードの
パリテイが送信側のパリテイ装置において転送されたワ
ードのパリテイと同じであつたかどうかを表示する受信
側のパリテイ装置からのパリテイ・エラー信号を送信す
るパリテイ・エラー回線とを含む。
査を行なわない装置を一緒に使用されることを許容する
バス、バスインターフエース装置および方法を開示して
いる。このバスは、１つ以上のパリテイ装置および１つ
以上の非パリテイ装置を含む装置間にデータを転送し、
送信装置および受信装置間に１ワードのデータを転送す
るための全ての装置と接続された１つ以上のデータ回線
およびパリテイ装置とのみ接続されているパリテイ回線
群からなり、該回線群は送信装置がパリテイ装置である
ことを示す送信側のパリテイ装置からのパリテイイネー
ブル信号を送信するためのパリテイイネーブル回線と、
前記データ回線上に送信されたワードの送信側のパリテ
イ装置におけるパリテイを表示する送信側のパリテイ装
置からのパリテイ信号を送信するためのパリテイ回線
と、受信側のパリテイ装置において転送されたワードの
パリテイが送信側のパリテイ装置において転送されたワ
ードのパリテイと同じであつたかどうかを表示する受信
側のパリテイ装置からのパリテイ・エラー信号を送信す
るパリテイ・エラー回線とを含む。
本文に開示されるバスの別の特質は、バスが同期しか
つパリテイの検査がパイプライン化されていることであ
る。送信されたデータ・ワードは、第１のバス・サイク
ルにおいて送信側のパリテイ装置から送出され、パリテ
イイネーブル信号および送出されたデータ・ワードのパ
リテイは、次のバス・サイクルにおいて送信側のパリテ
イ装置から送出され、またもしパリテイ・エラーが受信
側装置により検出されるならば、パリテイ・エラー信号
は次のバス・サイクルに続くバス・サイクルにおいて受
信側装置によつて送出される。
つパリテイの検査がパイプライン化されていることであ
る。送信されたデータ・ワードは、第１のバス・サイク
ルにおいて送信側のパリテイ装置から送出され、パリテ
イイネーブル信号および送出されたデータ・ワードのパ
リテイは、次のバス・サイクルにおいて送信側のパリテ
イ装置から送出され、またもしパリテイ・エラーが受信
側装置により検出されるならば、パリテイ・エラー信号
は次のバス・サイクルに続くバス・サイクルにおいて受
信側装置によつて送出される。
本文に開示されるバス・インターフエースは、パリテ
イ装置を１つ以上のパリテイ装置および１つ以上の非パ
リテイ装置を含む装置間にデータを送出するためのバス
に対してインターフエースする。このバス・インターフ
エース装置は、パリテイ装置が１つのデータ・ワードを
送出したときにパリテイ装置がそのようなものであるこ
とを示すためにパリテイイネーブル回線に対してパリテ
イイネーブル信号を与えるように作動するようにバスの
パリテイイネーブル回線と作用的に接続されたパリテイ
イネーブル信号生成手段と、パリテイ装置によりデータ
回線に対して与えられるかあるいはパリテイ装置により
データ回線から受信したデータ・ワードのパリテイを生
成するようにバスのデータ回線と作用的に接続されたパ
リテイ生成手段と、パリテイ装置がデータ・ワードを送
出したときにパリテイ生成手段からその送出されたデー
タ・ワードのパリテイを受取りかつパリテイ回線におい
て受取つたパリテイを表示するパリテイ信号を与える時
作動するようにパリテイ生成手段及びバスのパリテイ回
線と作用的に接続されたパリテイ信号発生手段と、前記
パリテイ生成手段と接続され、かつバスのパリテイ回
線、パリテイイネーブル信号回線およびパリテイ・エラ
ー回線と作用的に接続されて、パリテイ装置が別のパリ
テイ装置から送出されたデータ・ワードを受取るときに
パリテイ生成手段からその受取つたデータ・ワードのパ
リテイを受取り、受け取ったデータ・ワードのパリテイ
をパリテイ信号により示されるパリテイと比較し、もし
このパリテイ及び受け取ったデータ・ワードのパリテイ
が整合しなければ、パリテイ・エラー回線にパリテイ・
エラー信号を発生することにより、前記パリテイイネー
ブル信号およびパリテイ信号に応答するように作動する
パリテイ・エラー信号発生手段と、パリテイ装置が、デ
ータ・ワードを送出したときに、該送出されたデータ・
ワードを受取ると同時に他のパリテイ装置のパリテイ・
エラー信号発生手段により生成されるパリテイ・エラー
信号を受取るように作動するパリテイ・エラー回線と作
用的に接続されるパリテイ・エラー信号受取り手段とを
含む。
イ装置を１つ以上のパリテイ装置および１つ以上の非パ
リテイ装置を含む装置間にデータを送出するためのバス
に対してインターフエースする。このバス・インターフ
エース装置は、パリテイ装置が１つのデータ・ワードを
送出したときにパリテイ装置がそのようなものであるこ
とを示すためにパリテイイネーブル回線に対してパリテ
イイネーブル信号を与えるように作動するようにバスの
パリテイイネーブル回線と作用的に接続されたパリテイ
イネーブル信号生成手段と、パリテイ装置によりデータ
回線に対して与えられるかあるいはパリテイ装置により
データ回線から受信したデータ・ワードのパリテイを生
成するようにバスのデータ回線と作用的に接続されたパ
リテイ生成手段と、パリテイ装置がデータ・ワードを送
出したときにパリテイ生成手段からその送出されたデー
タ・ワードのパリテイを受取りかつパリテイ回線におい
て受取つたパリテイを表示するパリテイ信号を与える時
作動するようにパリテイ生成手段及びバスのパリテイ回
線と作用的に接続されたパリテイ信号発生手段と、前記
パリテイ生成手段と接続され、かつバスのパリテイ回
線、パリテイイネーブル信号回線およびパリテイ・エラ
ー回線と作用的に接続されて、パリテイ装置が別のパリ
テイ装置から送出されたデータ・ワードを受取るときに
パリテイ生成手段からその受取つたデータ・ワードのパ
リテイを受取り、受け取ったデータ・ワードのパリテイ
をパリテイ信号により示されるパリテイと比較し、もし
このパリテイ及び受け取ったデータ・ワードのパリテイ
が整合しなければ、パリテイ・エラー回線にパリテイ・
エラー信号を発生することにより、前記パリテイイネー
ブル信号およびパリテイ信号に応答するように作動する
パリテイ・エラー信号発生手段と、パリテイ装置が、デ
ータ・ワードを送出したときに、該送出されたデータ・
ワードを受取ると同時に他のパリテイ装置のパリテイ・
エラー信号発生手段により生成されるパリテイ・エラー
信号を受取るように作動するパリテイ・エラー回線と作
用的に接続されるパリテイ・エラー信号受取り手段とを
含む。
このため、本発明の目的は、デイジタル・データを送
出するための改善された方法および装置の提供にある。
出するための改善された方法および装置の提供にある。
本発明の別の目的は、パリテイを検査するための改善
された方法および装置の提供にある。
された方法および装置の提供にある。
本発明の更に別の目的は、パリテイを検査する装置が
パリテイを検査しない装置と同じバス上で使用されるこ
とを許容するパリテイ検査方法および装置の抵抗にあ
る。
パリテイを検査しない装置と同じバス上で使用されるこ
とを許容するパリテイ検査方法および装置の抵抗にあ
る。
本発明の他の目的は、データの送信速度を低下させな
いパリテイ検査の装置および方法の提供にある。
いパリテイ検査の装置および方法の提供にある。
本発明の更に他の目的は、バス上の如何なるパリテイ
・エラーの発生も表示するためバス上で使用される装置
の提供にある。
・エラーの発生も表示するためバス上で使用される装置
の提供にある。
本発明のこれらおよび他の目的については、当業者に
は、望ましい実施態様の詳細な記述および図面を参照す
れば理解されるであろう。
は、望ましい実施態様の詳細な記述および図面を参照す
れば理解されるであろう。
各図における参照番号は３桁の数字であり、最上位桁
は参照番号により指示される部分が最初に現れる図面番
号、残りの２桁は図中の部分の番号である。このため、
参照番号103により示される部分は第１図においてアイ
テム３として最初に現われる。
は参照番号により指示される部分が最初に現れる図面番
号、残りの２桁は図中の部分の番号である。このため、
参照番号103により示される部分は第１図においてアイ
テム３として最初に現われる。
本発明の望ましい実施態様の以降の詳細な記述は、本
発明およびその作動の概説から始め、本発明を実現する
ため使用されるバス・インターフエースの記述およびバ
ス・インターフエースにおいて使用されるパリテイ・ロ
ジツクの説明が続き、本発明を包含する診断システムの
記述で終る。
発明およびその作動の概説から始め、本発明を実現する
ため使用されるバス・インターフエースの記述およびバ
ス・インターフエースにおいて使用されるパリテイ・ロ
ジツクの説明が続き、本発明を包含する診断システムの
記述で終る。
第１図は、パリテイを生成したパリテイ・エラーを検
出するパリテイ装置（PD）103が、パリテイの生成ある
いはパリテイ・エラーの検出のいずれも行なわない非パ
リテイ装置（NPD）105と共にバス107と接続されている
システム101を示している。望ましい実施態様において
は、装置103および105は、デイスク・ドライブ、ワーク
ステーション、あるいはバス107に対する通信ポートの
如きI/O装置を接続するマイクロプロセツサにより制御
されるI/Oコントローラでよい。バス107は、取付けられ
た装置間のデータおよび（または）アドレスの転送のた
めのバスである。バス107は、取付けられる装置の各々
におけるバス・インターフエースと接続されている。本
論は、それ自体パリテイ装置におけるバス・インターフ
エース104のみに関する。望ましい一実施態様において
は、バス107は２つの主要な構成要素、即ちパリテイ装
置103と非パリテイ装置105の双方と接続される非パリテ
イ回線117、およびパリテイ装置103とのみ接続されるパ
リテイ回線108とを有する。望ましい実施態様における
非パリテイ回線117は、データ・ワードおよびアドレス
・ワードを含むデータを伝送するデータ／アドレス回線
（D/A）119と、バス・クロツク信号を含む制御信号を伝
送する制御回路121とを含む。望ましい実施態様におけ
る非パリテイ回線117については、1985年６月28日出願
のFu等の米国特許出願第750,112号「情報処理システム
のためのI/O構造」において、本発明と関連しない細部
において記載されている。しかし、非パリテイ回線117
は、パリテイ回線を含まない同期バスを用いて実現する
ことができる。
出するパリテイ装置（PD）103が、パリテイの生成ある
いはパリテイ・エラーの検出のいずれも行なわない非パ
リテイ装置（NPD）105と共にバス107と接続されている
システム101を示している。望ましい実施態様において
は、装置103および105は、デイスク・ドライブ、ワーク
ステーション、あるいはバス107に対する通信ポートの
如きI/O装置を接続するマイクロプロセツサにより制御
されるI/Oコントローラでよい。バス107は、取付けられ
た装置間のデータおよび（または）アドレスの転送のた
めのバスである。バス107は、取付けられる装置の各々
におけるバス・インターフエースと接続されている。本
論は、それ自体パリテイ装置におけるバス・インターフ
エース104のみに関する。望ましい一実施態様において
は、バス107は２つの主要な構成要素、即ちパリテイ装
置103と非パリテイ装置105の双方と接続される非パリテ
イ回線117、およびパリテイ装置103とのみ接続されるパ
リテイ回線108とを有する。望ましい実施態様における
非パリテイ回線117は、データ・ワードおよびアドレス
・ワードを含むデータを伝送するデータ／アドレス回線
（D/A）119と、バス・クロツク信号を含む制御信号を伝
送する制御回路121とを含む。望ましい実施態様におけ
る非パリテイ回線117については、1985年６月28日出願
のFu等の米国特許出願第750,112号「情報処理システム
のためのI/O構造」において、本発明と関連しない細部
において記載されている。しかし、非パリテイ回線117
は、パリテイ回線を含まない同期バスを用いて実現する
ことができる。
３つのパリテイ回線108がある。１つのパリテイ装置1
03（１）がデータ／アドレス回線119上でデータを送出
する時、２つの回線、即ちパリテイイネーブル（PEN）1
13およびパリテイ（PAR）111が送出側のパリテイ装置に
よつて生成される信号を伝送する。パリテイイネーブル
回線113により伝送される信号はパリテイイネーブル信
号であり、これは送信側のパリテイ装置103（１）がパ
リテイ生成を行なうことを表示し、パリテイ回線111に
より伝送される信号は、データ／アドレス回線119上の
パリテイ装置103（１）により送信される最後のデータ
・ワードのパリテイを表示する。パリテイ装置103
（２）がデータを受取る時、この装置もまたパリテイイ
ネーブル回線113およびパリテイ回線111上の信号を受取
り、またこれらの信号およびデータ／アドレス回線119
上で受取つたデータのパリテイに応答して、バス・イン
ターフエース104が、パリテイ装置103（２）で受取られ
たデータのパリテイがパリテイ回線111で受取つた信号
により示されるものと同じであつたかどうかを示すパリ
テイ・エラー信号をパリテイ・エラー回線109上に生じ
る。送信側のパリテイ装置103は、バス・インターフエ
ース104においてパリテイ・エラー回線109上のパリテイ
・エラー信号を受取る。このため、もしバス107上のパ
リテイ装置103（１）により送信されたデータ・ワード
の１つのビツトが送信中変化したならば、受信側のパリ
テイ装置103はこの変化を検出することができ、また送
信側のパリテイ装置103（１）に対してパリテイ・エラ
ー回線109上の信号によりエラーについて通知すること
ができる。
03（１）がデータ／アドレス回線119上でデータを送出
する時、２つの回線、即ちパリテイイネーブル（PEN）1
13およびパリテイ（PAR）111が送出側のパリテイ装置に
よつて生成される信号を伝送する。パリテイイネーブル
回線113により伝送される信号はパリテイイネーブル信
号であり、これは送信側のパリテイ装置103（１）がパ
リテイ生成を行なうことを表示し、パリテイ回線111に
より伝送される信号は、データ／アドレス回線119上の
パリテイ装置103（１）により送信される最後のデータ
・ワードのパリテイを表示する。パリテイ装置103
（２）がデータを受取る時、この装置もまたパリテイイ
ネーブル回線113およびパリテイ回線111上の信号を受取
り、またこれらの信号およびデータ／アドレス回線119
上で受取つたデータのパリテイに応答して、バス・イン
ターフエース104が、パリテイ装置103（２）で受取られ
たデータのパリテイがパリテイ回線111で受取つた信号
により示されるものと同じであつたかどうかを示すパリ
テイ・エラー信号をパリテイ・エラー回線109上に生じ
る。送信側のパリテイ装置103は、バス・インターフエ
ース104においてパリテイ・エラー回線109上のパリテイ
・エラー信号を受取る。このため、もしバス107上のパ
リテイ装置103（１）により送信されたデータ・ワード
の１つのビツトが送信中変化したならば、受信側のパリ
テイ装置103はこの変化を検出することができ、また送
信側のパリテイ装置103（１）に対してパリテイ・エラ
ー回線109上の信号によりエラーについて通知すること
ができる。
パリテイ装置のいずれか一方あるいは双方は、パリテ
イ・エラーの検出に応答し得る。例えば、受信側のパリ
テイ装置103は、エラーが生じたデータを廃棄すること
により検出に応答するとができ、また送信側のパリテイ
装置103は、エラーが生じたデータを再送信することが
できる。加えて、以下において更に詳細に述べるよう
に、パリテイ回線108は、バス107、および装置103、105
が使用されるデイジタル・コンピユータ・システムの診
断システムに対してパリテイ・エラーについて情報を与
えるため使用することができる。
イ・エラーの検出に応答し得る。例えば、受信側のパリ
テイ装置103は、エラーが生じたデータを廃棄すること
により検出に応答するとができ、また送信側のパリテイ
装置103は、エラーが生じたデータを再送信することが
できる。加えて、以下において更に詳細に述べるよう
に、パリテイ回線108は、バス107、および装置103、105
が使用されるデイジタル・コンピユータ・システムの診
断システムに対してパリテイ・エラーについて情報を与
えるため使用することができる。
データ・ワードの送信、パリテイ・イネーブル回線11
3上のパリテイイネーブル信号の生成、パリテイ回線111
上の送信されたデータ・ワードに対するパリテイ信号の
生成、データ・ワードおよび信号の受信、およびパリテ
イ・エラー回線109上のパリテイ・エラー信号の生成が
すべて１つのバスサイクルにおいて行われるとき、デー
タ転送速度は「パイプライン方式」のパリテイ処理によ
つて強化することができる。パイプライン化されたパリ
テイ処理においては、データ・ワードの送信、パリテイ
の判定、パリテイの送信、パリテイ・エラーの検査、お
よびパリテイ・エラー信号の送出は並行に行なわれる。
第１図のシステムに対するタイミング図である第２図
は、望ましい実施態様におけるパイプライン処理を示し
ている。
3上のパリテイイネーブル信号の生成、パリテイ回線111
上の送信されたデータ・ワードに対するパリテイ信号の
生成、データ・ワードおよび信号の受信、およびパリテ
イ・エラー回線109上のパリテイ・エラー信号の生成が
すべて１つのバスサイクルにおいて行われるとき、デー
タ転送速度は「パイプライン方式」のパリテイ処理によ
つて強化することができる。パイプライン化されたパリ
テイ処理においては、データ・ワードの送信、パリテイ
の判定、パリテイの送信、パリテイ・エラーの検査、お
よびパリテイ・エラー信号の送出は並行に行なわれる。
第１図のシステムに対するタイミング図である第２図
は、望ましい実施態様におけるパイプライン処理を示し
ている。
第２図は、２ワードのデータ書込み操作に関わるタイ
ミングを示している。バスおよび取付けられた装置103
または105の動作は、CTL121の回線の１つにおいて送ら
れるバス・クロツク（BCK）信号201により同期される。
BCK201の各立上りエツジは、新しいバス・サイクル（BC
205）の開始点をマークする。２ワードのデータ書込み
操作においては、データが書込まれるべきアドレスおよ
びデータの２ワードが、３つの連続するバス・サイクル
205においてデータ／アドレス回線上に転送される。こ
のデータ書込み操作は、データのソースであるパリテイ
装置103（１）において開始する。パリテイ装置103
（１）がバス107を介して送出するデータを有する時、
この装置はこのバスに対するアクセスの獲得のため他の
装置103または105と競合する。装置103（１）がアクセ
スを獲得する時、この装置はD/A回線119上のデータの出
力を制御するバスイネーブル信号（BEN）203を生成す
る。このため、第２図においては、BEN203は３つのバス
・サイクル205の間ハイの状態である。BC205（１）にお
いては、パリテイ装置103（１）はデータ／アドレス回
線119上にアドレスを出力し、BC205（２）ににおいて
は、第１のデータ・ワードを出力し、BC205（３）にお
いては、第２のデータ・ワードを出力する。BC205
（１）においては、パリテイ装置103（１）は更にアド
レス出力のパリテイを計算し、BC205（２）において
は、パリテイ装置103（１）はパリテイイネーブル回線
（PEN）113を上昇させてパリテイ装置であることを示す
ようにする。送出されるワードの各々のパリテイは検査
されねばならず、そのためPEN113は次の３サイクルの
間、即ちBC205（４）までハイの状態を維持する。BC205
（２）においては、パリテイ装置103（１）はパリテイ
回線（PAR）111上にパリテイ信号を送出し、この信号が
BC205（１）におけるデータ／アドレス回線119上に送出
されたアドレスのパリテイを示す。BC205（３）におい
ては、パリテイ信号は第１のデータ・ワードのパリテイ
を示し、BC205（４）においては、パリテイ信号は第２
のデータ・ワードのパリテイを示し、このため、データ
／アドレス回線119に対して出力されるワードのパリテ
イは常に、そのワード自体が出力された１バス・サイク
ル205後に、PAR111に対して出力される。
ミングを示している。バスおよび取付けられた装置103
または105の動作は、CTL121の回線の１つにおいて送ら
れるバス・クロツク（BCK）信号201により同期される。
BCK201の各立上りエツジは、新しいバス・サイクル（BC
205）の開始点をマークする。２ワードのデータ書込み
操作においては、データが書込まれるべきアドレスおよ
びデータの２ワードが、３つの連続するバス・サイクル
205においてデータ／アドレス回線上に転送される。こ
のデータ書込み操作は、データのソースであるパリテイ
装置103（１）において開始する。パリテイ装置103
（１）がバス107を介して送出するデータを有する時、
この装置はこのバスに対するアクセスの獲得のため他の
装置103または105と競合する。装置103（１）がアクセ
スを獲得する時、この装置はD/A回線119上のデータの出
力を制御するバスイネーブル信号（BEN）203を生成す
る。このため、第２図においては、BEN203は３つのバス
・サイクル205の間ハイの状態である。BC205（１）にお
いては、パリテイ装置103（１）はデータ／アドレス回
線119上にアドレスを出力し、BC205（２）ににおいて
は、第１のデータ・ワードを出力し、BC205（３）にお
いては、第２のデータ・ワードを出力する。BC205
（１）においては、パリテイ装置103（１）は更にアド
レス出力のパリテイを計算し、BC205（２）において
は、パリテイ装置103（１）はパリテイイネーブル回線
（PEN）113を上昇させてパリテイ装置であることを示す
ようにする。送出されるワードの各々のパリテイは検査
されねばならず、そのためPEN113は次の３サイクルの
間、即ちBC205（４）までハイの状態を維持する。BC205
（２）においては、パリテイ装置103（１）はパリテイ
回線（PAR）111上にパリテイ信号を送出し、この信号が
BC205（１）におけるデータ／アドレス回線119上に送出
されたアドレスのパリテイを示す。BC205（３）におい
ては、パリテイ信号は第１のデータ・ワードのパリテイ
を示し、BC205（４）においては、パリテイ信号は第２
のデータ・ワードのパリテイを示し、このため、データ
／アドレス回線119に対して出力されるワードのパリテ
イは常に、そのワード自体が出力された１バス・サイク
ル205後に、PAR111に対して出力される。
BC205（１）においては、受信側のパリテイ装置103
（２）はデータ／アドレス回線119上でアドレスを受取
る。BC205（２）において、受信側のパリテイ装置103
（２）は受取つたアドレスのパリテイを計算し、パリテ
イイネーブル回線113上でパリテイ装置103（１）がパリ
テイ装置103であることを示すパリテイイネーブル信号
を受取り、PAR111において送信側パリテイ装置103
（１）により計算されたパリテイを示すパリテイ信号を
受取る。BC205（３）においては、受信側のパリテイ装
置103（２）が送信されたパリテイおよび計算されたパ
リテイを比較することによりパリテイイネーブル信号に
応答し、パリテイ・エラー回線（PERR）109上にこの比
較の結果を出力する。受信側のパリテイ装置103（２）
は、データ／アドレス回線119上の次のワードおよびパ
リテイ回線111上のパリテイ信号に関して同じように動
作し、その結果パリテイ・エラー回線109はバス・サイ
クル205（４）において第１のデータ・ワードに対して
パリテイ・エラーが存在したかどうか、またバス・サイ
クル205（５）において第２のデータ・ワードに対して
パリテイ・エラーが存在したか、即ちワードが送出され
たバス・サイクル205に続いている第２のバス・サイク
ル205を常にパリテイ・エラーがあるかどうかを示す。
（２）はデータ／アドレス回線119上でアドレスを受取
る。BC205（２）において、受信側のパリテイ装置103
（２）は受取つたアドレスのパリテイを計算し、パリテ
イイネーブル回線113上でパリテイ装置103（１）がパリ
テイ装置103であることを示すパリテイイネーブル信号
を受取り、PAR111において送信側パリテイ装置103
（１）により計算されたパリテイを示すパリテイ信号を
受取る。BC205（３）においては、受信側のパリテイ装
置103（２）が送信されたパリテイおよび計算されたパ
リテイを比較することによりパリテイイネーブル信号に
応答し、パリテイ・エラー回線（PERR）109上にこの比
較の結果を出力する。受信側のパリテイ装置103（２）
は、データ／アドレス回線119上の次のワードおよびパ
リテイ回線111上のパリテイ信号に関して同じように動
作し、その結果パリテイ・エラー回線109はバス・サイ
クル205（４）において第１のデータ・ワードに対して
パリテイ・エラーが存在したかどうか、またバス・サイ
クル205（５）において第２のデータ・ワードに対して
パリテイ・エラーが存在したか、即ちワードが送出され
たバス・サイクル205に続いている第２のバス・サイク
ル205を常にパリテイ・エラーがあるかどうかを示す。
パリテイ・エラー回線109上におけるパリテイ・エラ
ーの表示に加えて、受信側のパリテイ装置103（２）は
状態レジスタにエラーを記録し、送信側のパリテイ装置
103（１）がパリテイ・エラー回線109上でパリテイ・エ
ラーを示す信号を受取る時、パリテイ装置103（１）は
または状態レジスタにエラーを記録する。この状態レジ
スタは、望ましい実施態様においてパリテイ装置103を
制御するマイクロプロセツサにより監視され、またパリ
テイ・エラーが状態レジスタにおいて記録される時、送
信側のパリテイ装置103（１）を送信を反復するが、受
信側のパリテイ装置103（２）は受取つたワードを廃棄
する。もし何回かの再試行の後エラーが再び生じるなら
ば、送信側および受信側のパリテイ装置におけるマイク
ロプロセツサが他のシステム要素に対して問題を通知す
る如き他の対応動作を行なうことができる。
ーの表示に加えて、受信側のパリテイ装置103（２）は
状態レジスタにエラーを記録し、送信側のパリテイ装置
103（１）がパリテイ・エラー回線109上でパリテイ・エ
ラーを示す信号を受取る時、パリテイ装置103（１）は
または状態レジスタにエラーを記録する。この状態レジ
スタは、望ましい実施態様においてパリテイ装置103を
制御するマイクロプロセツサにより監視され、またパリ
テイ・エラーが状態レジスタにおいて記録される時、送
信側のパリテイ装置103（１）を送信を反復するが、受
信側のパリテイ装置103（２）は受取つたワードを廃棄
する。もし何回かの再試行の後エラーが再び生じるなら
ば、送信側および受信側のパリテイ装置におけるマイク
ロプロセツサが他のシステム要素に対して問題を通知す
る如き他の対応動作を行なうことができる。
無論、データはまた、非パリテイ装置105である送信
側と、パリテイ装置103である受信側との間、パリテイ
装置103である送信側と非パリテイ装置105である受信側
との間でバス107上に転送することもできる。前者の場
合には、送信側の非パリテイ装置105はパリテイ回線108
とは接続されず、その結果、受信側のパリテイ装置103
はパリテイイネーブル回線113上のパリテイイネーブル
信号を受取らず、受信したワードのパリテイをPAR111上
にパリテイ信号と比較せず、またPERR109上にエラー信
号を生じる事はない。後者の場合には、受信側の非パリ
テイ装置105はパリテイ回線108と接続されず、その結果
パリテイ回線111あるいはパリテイイネーブル回線113上
の信号には応答せず、またPERR109上には信号を生じな
い。このため、送信側パリテイ装置103に関する限り、
非パリテイ装置105への送信においてはパリテイ・エラ
ーは決して生じない。
側と、パリテイ装置103である受信側との間、パリテイ
装置103である送信側と非パリテイ装置105である受信側
との間でバス107上に転送することもできる。前者の場
合には、送信側の非パリテイ装置105はパリテイ回線108
とは接続されず、その結果、受信側のパリテイ装置103
はパリテイイネーブル回線113上のパリテイイネーブル
信号を受取らず、受信したワードのパリテイをPAR111上
にパリテイ信号と比較せず、またPERR109上にエラー信
号を生じる事はない。後者の場合には、受信側の非パリ
テイ装置105はパリテイ回線108と接続されず、その結果
パリテイ回線111あるいはパリテイイネーブル回線113上
の信号には応答せず、またPERR109上には信号を生じな
い。このため、送信側パリテイ装置103に関する限り、
非パリテイ装置105への送信においてはパリテイ・エラ
ーは決して生じない。
第３図は、パリテイ装置103におけるバス・インター
フエース104のブロツク図である。バス・インターフエ
ース104は、次の３つの主要な構成要素を有する。即
ち、優先された装置103とバス間の相互動作を制御する
バス制御部（BCTL）301と、パリテイ装置103に関して入
出力され転送されるデータ／アドレスのためのインター
フエースであるデータ／アドレス・インターフエース
（D/AIF）322と、パリテイ回線108に対する信号を生成
するパリテイ・ロジツク（PARL）303とである。
フエース104のブロツク図である。バス・インターフエ
ース104は、次の３つの主要な構成要素を有する。即
ち、優先された装置103とバス間の相互動作を制御する
バス制御部（BCTL）301と、パリテイ装置103に関して入
出力され転送されるデータ／アドレスのためのインター
フエースであるデータ／アドレス・インターフエース
（D/AIF）322と、パリテイ回線108に対する信号を生成
するパリテイ・ロジツク（PARL）303とである。
バス制御部301から説明すると、インターフエース104
のこの部分は次の４つの主要な構成要素を有する。即
ち、バス許与（グラント）ロジツク307、バス制御レジ
スタ309、ターゲツト検出ロジツク311、および状態レジ
スタ315である。バス許与ロジツク307は、制御回線121
における優先の回線と接続され、パリテイ装置103を制
御するマイクロプロセツサからの送信要求（XREQ）信号
305、およびパリテイ装置103がバス107にアクセスでき
る時バスイネーブル信号203を生成することにより上記
優先回線の状態に対して応答する。バス制御レジスタ30
9は、パリテイ装置103がバス108に対してアクセスする
ことをバスイネーブル信号203が示す時、制御部121にお
ける回線に対して出力されるバス指令を指定するビツト
をマイクロプロセツサによつてロードされる。ターゲツ
ト検出ロジツク311は制御回線121と接続されている。ロ
ジツク311は、制御回線121における回線を監視して、パ
リテイ装置103がバス108上の送信の受信側かどうかを判
定し、もしそうであれば、ロジツク311は受信イネーブ
ル信号313を生成する。
のこの部分は次の４つの主要な構成要素を有する。即
ち、バス許与（グラント）ロジツク307、バス制御レジ
スタ309、ターゲツト検出ロジツク311、および状態レジ
スタ315である。バス許与ロジツク307は、制御回線121
における優先の回線と接続され、パリテイ装置103を制
御するマイクロプロセツサからの送信要求（XREQ）信号
305、およびパリテイ装置103がバス107にアクセスでき
る時バスイネーブル信号203を生成することにより上記
優先回線の状態に対して応答する。バス制御レジスタ30
9は、パリテイ装置103がバス108に対してアクセスする
ことをバスイネーブル信号203が示す時、制御部121にお
ける回線に対して出力されるバス指令を指定するビツト
をマイクロプロセツサによつてロードされる。ターゲツ
ト検出ロジツク311は制御回線121と接続されている。ロ
ジツク311は、制御回線121における回線を監視して、パ
リテイ装置103がバス108上の送信の受信側かどうかを判
定し、もしそうであれば、ロジツク311は受信イネーブ
ル信号313を生成する。
状態レジスタ315は、パリテイ装置103の動作を制御す
るマイクロプロセツサにより設定可能でありかつ読出し
可能である状況情報を保有する。この状態レジスタにお
ける３つのビツトは、本文において特に問題となる。装
置パリテイイネーブルビツト（DPEN）316は、装置103が
パリテイ装置であるか及び装置のパリテイイネーブル信
号317のソースであるかを示している。送信パリテイ・
エラー（XPERR）319は、パリテイ装置103が１つのワー
ドを送信して受信側からPERR回線109上でパリテイ・エ
ラー信号を受取つた時セツトされる。受信パリテイ・エ
ラー（RPERR）321は、パリテイ装置103が１つのワード
を受取つてパリテイ・エラーを検出した時セツトされ
る。望ましい一実施態様においては、XPERR319またはRP
ERR321がデータの送信または受信の後に１つのパリテイ
・エラーを示す時、パリテイ装置103の動作を制御する
マイクロプロセツサがパリテイ・エラーの処理の過程に
おいてXPERR319またはRPERR321をリセツトする。
るマイクロプロセツサにより設定可能でありかつ読出し
可能である状況情報を保有する。この状態レジスタにお
ける３つのビツトは、本文において特に問題となる。装
置パリテイイネーブルビツト（DPEN）316は、装置103が
パリテイ装置であるか及び装置のパリテイイネーブル信
号317のソースであるかを示している。送信パリテイ・
エラー（XPERR）319は、パリテイ装置103が１つのワー
ドを送信して受信側からPERR回線109上でパリテイ・エ
ラー信号を受取つた時セツトされる。受信パリテイ・エ
ラー（RPERR）321は、パリテイ装置103が１つのワード
を受取つてパリテイ・エラーを検出した時セツトされ
る。望ましい一実施態様においては、XPERR319またはRP
ERR321がデータの送信または受信の後に１つのパリテイ
・エラーを示す時、パリテイ装置103の動作を制御する
マイクロプロセツサがパリテイ・エラーの処理の過程に
おいてXPERR319またはRPERR321をリセツトする。
データ／アドレス・インターフエース322について更
に述べれば、バス・インターフエース104のこの部分
は、バス107のデータ／アドレス回線119と接続されるレ
ジスタからなつている。このレジスタは、データ／アド
レス回線107に関して送信あるいは受信されるデータま
たはアドレスを格納するよう作用する。望ましい一実施
態様においては、データの送受信のため別個のレジスタ
がある。D/AXレジスタ325は、バスイネーブル信号203に
応答してバス108に対し出力されるデータまたはアドレ
スを保有し、D/ARレジスタ323は受信イネーブル信号313
に応答してレジスタへ書込まれるデータを保有する。
に述べれば、バス・インターフエース104のこの部分
は、バス107のデータ／アドレス回線119と接続されるレ
ジスタからなつている。このレジスタは、データ／アド
レス回線107に関して送信あるいは受信されるデータま
たはアドレスを格納するよう作用する。望ましい一実施
態様においては、データの送受信のため別個のレジスタ
がある。D/AXレジスタ325は、バスイネーブル信号203に
応答してバス108に対し出力されるデータまたはアドレ
スを保有し、D/ARレジスタ323は受信イネーブル信号313
に応答してレジスタへ書込まれるデータを保有する。
パリテイ・ロジツク303は下記の構成要素を有する。
即ち、送信PENロジツク（XPENL）339は、装置103がバス
上にワードを送信する時パリテイイネーブル回線113上
にパリテイイネーブル信号を生じる。XPENL339は、装置
103がパリテイ装置であることを示す装置パリテイイネ
ーブル信号317およびバスイネーブル信号203に対して応
答してパリテイイネーブル信号を生じる。XPENL339は更
に、バスイネーブル信号203がアサートされかつ送信さ
れるワードがバス108に対して出力された１バス・サイ
クル205後に、パリテイイネーブル信号をPEN回線113に
対して出力されるようにするために該パリテイイネーブ
ル信号を遅延させるラツチを含む。入力パリテイ・エラ
ー・ロジツク（IPERRL）337はパリテイ・エラー回線109
と接続されている。装置103が別のパリテイ装置103に対
して送信し受信側のパリテイ装置103がPERR109上にパリ
テイ・エラー信号を生成する時、IPERRL337はエラーを
検出して状態レジスタ315にXPERR319をセツトする。IPE
RRL337の動作は、XPENL339からPEN回線113に対して出力
されるパリテイイネーブル信号によりイネーブルにされ
る。IPERRL337におけるラツチは、パリテイイネーブル
信号がバス108に対して出力された後、パリテイイネー
ブル信号の値を１バス・サイクル205だけ保持する。
即ち、送信PENロジツク（XPENL）339は、装置103がバス
上にワードを送信する時パリテイイネーブル回線113上
にパリテイイネーブル信号を生じる。XPENL339は、装置
103がパリテイ装置であることを示す装置パリテイイネ
ーブル信号317およびバスイネーブル信号203に対して応
答してパリテイイネーブル信号を生じる。XPENL339は更
に、バスイネーブル信号203がアサートされかつ送信さ
れるワードがバス108に対して出力された１バス・サイ
クル205後に、パリテイイネーブル信号をPEN回線113に
対して出力されるようにするために該パリテイイネーブ
ル信号を遅延させるラツチを含む。入力パリテイ・エラ
ー・ロジツク（IPERRL）337はパリテイ・エラー回線109
と接続されている。装置103が別のパリテイ装置103に対
して送信し受信側のパリテイ装置103がPERR109上にパリ
テイ・エラー信号を生成する時、IPERRL337はエラーを
検出して状態レジスタ315にXPERR319をセツトする。IPE
RRL337の動作は、XPENL339からPEN回線113に対して出力
されるパリテイイネーブル信号によりイネーブルにされ
る。IPERRL337におけるラツチは、パリテイイネーブル
信号がバス108に対して出力された後、パリテイイネー
ブル信号の値を１バス・サイクル205だけ保持する。
パリテイ・ゼネレータ（PGEN）327はデータ／アドレ
ス回線119と接続され、パリテイ装置103に関して送信ま
たは受信される各ワード毎のパリテイ値を生成する。PG
EN327はGPAR328上にパリテイ値を出力する。望ましい実
施態様においては、PGEN327は、ワードがバス108に関し
て送信あるいは受信された１バス・サイクル205後まで
は、GPAR328上に与えられたワードに対してこのパリテ
イ値の出力を遅延させるラツチを含む。PGEN327からの
出力は、送信パリテイ・ロジツク（XPARL）329およびパ
リテイ・エラー・ロジツク（PERRL）330において受取ら
れる。送信パリテイ・ロジツク329は、回線344上でXPEN
L339から出力されるパリテイイネーブル信号によりPGEN
327からパリテイ回線111に受取られたパリテイ値を出力
するようにイネーブルにされる。このように、パリテイ
信号は、パリテイイネーブル信号と同じバス・サイクル
においてパリテイ回線111上に現れる。
ス回線119と接続され、パリテイ装置103に関して送信ま
たは受信される各ワード毎のパリテイ値を生成する。PG
EN327はGPAR328上にパリテイ値を出力する。望ましい実
施態様においては、PGEN327は、ワードがバス108に関し
て送信あるいは受信された１バス・サイクル205後まで
は、GPAR328上に与えられたワードに対してこのパリテ
イ値の出力を遅延させるラツチを含む。PGEN327からの
出力は、送信パリテイ・ロジツク（XPARL）329およびパ
リテイ・エラー・ロジツク（PERRL）330において受取ら
れる。送信パリテイ・ロジツク329は、回線344上でXPEN
L339から出力されるパリテイイネーブル信号によりPGEN
327からパリテイ回線111に受取られたパリテイ値を出力
するようにイネーブルにされる。このように、パリテイ
信号は、パリテイイネーブル信号と同じバス・サイクル
においてパリテイ回線111上に現れる。
パリテイ・エラー・ロジツク330はパリテイ・エラー
を検出し、パリテイ・エラー回線109上にパリテイ・エ
ラー信号を生成する。パリテイ・エラー・ロジツク330
の構成要素は、入力パリテイイネーブルロジツク（IPEN
L）336、入力パリテイ・ラツチ（IPARL）333、生成（生
成された）パリテイ・ラツチ（GPAREL）331およびパリ
テイ・コンパレータ（PCOMP）335を含む。入力パリテイ
イネーブルロジツクはパリテイイネーブル回路113と接
続され、この回線上で受取られたパリテイイネーブル信
号の値を保持するラツチを含む。入力パリテイ・ラツチ
333は、パリテイ回線111と接続され、この回線上のパリ
テイ信号のその時の値を受取つてこれを保持し、パリテ
イ・コンパレータ335に対してその保持された値を出力
する。生成パリテイ・ラツチ331は、GPAR328の値を保持
しかつこの保持された値をパリテイ・コンパレータ335
に対して出力するラツチである。パリテイ・コンパレー
タ335は、IPENL336からの信号によつてイネーブルにさ
れ、パリテイ装置103がデータ／アドレス回線109上でワ
ードを受取りかつIPENL336がPEN113上でパリテイイネー
ブル信号を受取つた時イネーブル信号313を受取る。パ
リテイ・コンパレータ335はIPARL333およびGPARL331の
出力を比較し、これらが異なる時、即ちデータ・ワード
のパリテイが送信の過程で変化した時、PERR109に対し
てパリテイ・エラー信号を出力する。
を検出し、パリテイ・エラー回線109上にパリテイ・エ
ラー信号を生成する。パリテイ・エラー・ロジツク330
の構成要素は、入力パリテイイネーブルロジツク（IPEN
L）336、入力パリテイ・ラツチ（IPARL）333、生成（生
成された）パリテイ・ラツチ（GPAREL）331およびパリ
テイ・コンパレータ（PCOMP）335を含む。入力パリテイ
イネーブルロジツクはパリテイイネーブル回路113と接
続され、この回線上で受取られたパリテイイネーブル信
号の値を保持するラツチを含む。入力パリテイ・ラツチ
333は、パリテイ回線111と接続され、この回線上のパリ
テイ信号のその時の値を受取つてこれを保持し、パリテ
イ・コンパレータ335に対してその保持された値を出力
する。生成パリテイ・ラツチ331は、GPAR328の値を保持
しかつこの保持された値をパリテイ・コンパレータ335
に対して出力するラツチである。パリテイ・コンパレー
タ335は、IPENL336からの信号によつてイネーブルにさ
れ、パリテイ装置103がデータ／アドレス回線109上でワ
ードを受取りかつIPENL336がPEN113上でパリテイイネー
ブル信号を受取つた時イネーブル信号313を受取る。パ
リテイ・コンパレータ335はIPARL333およびGPARL331の
出力を比較し、これらが異なる時、即ちデータ・ワード
のパリテイが送信の過程で変化した時、PERR109に対し
てパリテイ・エラー信号を出力する。
バス・インターフエース104の動作は、パリテイ装置1
03がデータを送信する時下記の如く生じる。送信が始ま
る前に、D/AX325は送信されるべきワードでロードさ
れ、送信要求305がアサートされる。バス許与ロジツク3
07が、パリテイ装置103がバス109にアクセスできると判
定する時、バス許与ロツジ307はバスイネーブル信号203
を生成する。この信号に応答して、バス制御レジスタ30
9は制御回路121に対しバス指令を出力し、D/AX325はデ
ータ／アドレス回線119に対して送信されるべき第１の
ワードを出力する。このワードが出力されると、PGEN32
7はワードのパリテイを生成し、これがGPAR328上に１つ
のバス・サイクルの後現れる。同時に、XPENL339はパリ
テイイネーブル信号をパリテイイネーブル回線113に対
して出力し、XPARL329はパリテイ回線111にパリテイ値
を出力する。第１のワードが出力された２バス・サイク
ル後において、IPERRL337がPERR109上のワードと対応す
るパリテイ・エラー信号を受取ることを可能にされる。
もしこのような信号が受取られると、XPERR319はこの事
実を反映するようセツトされる。もし送信が１つ以上の
ワードを含むならば、送信側のパリテイ装置103は送信
されるワード毎に上記の如く作動する。
03がデータを送信する時下記の如く生じる。送信が始ま
る前に、D/AX325は送信されるべきワードでロードさ
れ、送信要求305がアサートされる。バス許与ロジツク3
07が、パリテイ装置103がバス109にアクセスできると判
定する時、バス許与ロツジ307はバスイネーブル信号203
を生成する。この信号に応答して、バス制御レジスタ30
9は制御回路121に対しバス指令を出力し、D/AX325はデ
ータ／アドレス回線119に対して送信されるべき第１の
ワードを出力する。このワードが出力されると、PGEN32
7はワードのパリテイを生成し、これがGPAR328上に１つ
のバス・サイクルの後現れる。同時に、XPENL339はパリ
テイイネーブル信号をパリテイイネーブル回線113に対
して出力し、XPARL329はパリテイ回線111にパリテイ値
を出力する。第１のワードが出力された２バス・サイク
ル後において、IPERRL337がPERR109上のワードと対応す
るパリテイ・エラー信号を受取ることを可能にされる。
もしこのような信号が受取られると、XPERR319はこの事
実を反映するようセツトされる。もし送信が１つ以上の
ワードを含むならば、送信側のパリテイ装置103は送信
されるワード毎に上記の如く作動する。
パリテイ装置103がデータを受取りつつある時、バス
・インターフエース104の動作は次のようになる。即
ち、１つのワードが装置103へ送られると、この事実はT
DL311により検出され、これが受信イネーブル信号313を
出力する送信の第１のサイクルにおいて、受取られたワ
ードはD/AR323およびPGEN327はGPAR328上の受取られた
データに対するパリテイを生成する。この同じサイクル
で、IPARL333はパリテイ回線111上の送信側のパリテイ
装置103により送出されるパリテイ値を受取り、IPENL33
6はパリテイイネーブル回線113上の送出側のパリテイ装
置103により送出されたパリテイイネーブル信号を受取
る。送出開始後の第３のサイクルにおいて、PCOMP335が
REN313およびIPENL336により生成された信号を応答して
比較を行ない、その結果を回線340を介してパリテイ・
エラー回線109へ出力する。もしこの結果がエラーを示
すならば、RPERR321はこのエラーを示すように更にセツ
トされる。１つ以上のワードを受取るパリテイ装置103
は、受取つたワード毎に今迄述べたように作動する。
・インターフエース104の動作は次のようになる。即
ち、１つのワードが装置103へ送られると、この事実はT
DL311により検出され、これが受信イネーブル信号313を
出力する送信の第１のサイクルにおいて、受取られたワ
ードはD/AR323およびPGEN327はGPAR328上の受取られた
データに対するパリテイを生成する。この同じサイクル
で、IPARL333はパリテイ回線111上の送信側のパリテイ
装置103により送出されるパリテイ値を受取り、IPENL33
6はパリテイイネーブル回線113上の送出側のパリテイ装
置103により送出されたパリテイイネーブル信号を受取
る。送出開始後の第３のサイクルにおいて、PCOMP335が
REN313およびIPENL336により生成された信号を応答して
比較を行ない、その結果を回線340を介してパリテイ・
エラー回線109へ出力する。もしこの結果がエラーを示
すならば、RPERR321はこのエラーを示すように更にセツ
トされる。１つ以上のワードを受取るパリテイ装置103
は、受取つたワード毎に今迄述べたように作動する。
第４図は、パリテイ・ロジツク303の現在望ましい実
施態様を示すロジツク図である。前述の如く、パリテイ
・ロジツク303は制御入力としてバスイネーブル信号20
3、受信イネーブル信号313および装置パリテイイネーブ
ル信号317を受取り、データ／アドレス・バス119からデ
ータおよびアドレスを受取り、制御回線121からクロツ
ク信号、およびパリテイ回線108からパリテイ、パリテ
イイネーブルおよびパリテイ・エラー信号を受取りかつ
このパリテイ回線に対してこれらを出力する。ANDゲー
ト407、409、413、415、419および423、XORゲート411お
よびNORゲート412に加えて、パリテイ・ロジツク303は
データ／アドレス回線119からのデータを受取るデータ
・ラツチ401、ラツチ401においてラツチされたデータを
受取りそのパリテイを検出し、その結果をGPAR328とし
て出力するパリテイ・ネツトワーク403を含み、さらに
適正な信号タイミングを生じるため使用されるラツチを
保有するラッチ405及びトランシーバ（XCVR）417を含
み、パリテイ回線108から信号を受取り、これら回線に
対し信号を出力する。XCVR417はパリテイ装置103から受
取るどのアクテイブ入力の値でも対応するパリテイ回線
108に対して駆動し、もしこの入力がアクテイブ状態で
なくかつ対応するパリテイ回線がそうであるならば、XC
VR417がパリテイ回線の値をパリテイ装置103へ駆動す
る。クロツク信号201の立上がりエツジに応答してデー
タ・ラツチ401およびラツチ405の双方へデータがラツチ
される。
施態様を示すロジツク図である。前述の如く、パリテイ
・ロジツク303は制御入力としてバスイネーブル信号20
3、受信イネーブル信号313および装置パリテイイネーブ
ル信号317を受取り、データ／アドレス・バス119からデ
ータおよびアドレスを受取り、制御回線121からクロツ
ク信号、およびパリテイ回線108からパリテイ、パリテ
イイネーブルおよびパリテイ・エラー信号を受取りかつ
このパリテイ回線に対してこれらを出力する。ANDゲー
ト407、409、413、415、419および423、XORゲート411お
よびNORゲート412に加えて、パリテイ・ロジツク303は
データ／アドレス回線119からのデータを受取るデータ
・ラツチ401、ラツチ401においてラツチされたデータを
受取りそのパリテイを検出し、その結果をGPAR328とし
て出力するパリテイ・ネツトワーク403を含み、さらに
適正な信号タイミングを生じるため使用されるラツチを
保有するラッチ405及びトランシーバ（XCVR）417を含
み、パリテイ回線108から信号を受取り、これら回線に
対し信号を出力する。XCVR417はパリテイ装置103から受
取るどのアクテイブ入力の値でも対応するパリテイ回線
108に対して駆動し、もしこの入力がアクテイブ状態で
なくかつ対応するパリテイ回線がそうであるならば、XC
VR417がパリテイ回線の値をパリテイ装置103へ駆動す
る。クロツク信号201の立上がりエツジに応答してデー
タ・ラツチ401およびラツチ405の双方へデータがラツチ
される。
パリテイ・ロジック303は下記のように作動する。即
ち、ワードがデータ／アドレス回線119上に現れる時は
常に、データ・ラツチ401がワードをラツチすることに
よりバス・クロツク信号201に応答する。データがラツ
チされたバス・サイクル205の間、パリテイ・ネツト403
がラツチされたワードのパリテイを計算してその結果を
GPAR328上に出力する。次のバス・サイクルの初めにお
いて、この結果はラツチ405におけるXPARに対してラツ
チされ、これがこのように先行するバス・サイクル205
においてデータ／アドレス回線119に現れるワードのパ
リテイを常に保有する。
ち、ワードがデータ／アドレス回線119上に現れる時は
常に、データ・ラツチ401がワードをラツチすることに
よりバス・クロツク信号201に応答する。データがラツ
チされたバス・サイクル205の間、パリテイ・ネツト403
がラツチされたワードのパリテイを計算してその結果を
GPAR328上に出力する。次のバス・サイクルの初めにお
いて、この結果はラツチ405におけるXPARに対してラツ
チされ、これがこのように先行するバス・サイクル205
においてデータ／アドレス回線119に現れるワードのパ
リテイを常に保有する。
もしパリテイ装置103がデータを送出しつつあるなら
ば、データ／アドレス回線119上に現れるこのワードは
パリテイ装置103により送出されたものである。またこ
の場合、バスイネーブル信号203および装置パリテイイ
ネーブル信号317は共にアクテイブな状態である。これ
ら信号に応答して、ANDゲート409の出力はアクテイブ状
態にある。ANDゲート409の出力は、データが送出された
サイクルに続くサイクルの初めにおいてラツチ405にお
けるXPENに対してラツチされる。同時に、PNET403の出
力であるGPAR328は送出されるワードのパリテイを保持
している。ANDゲート415はその入力としてPNET403の出
力である回線328と、XPENの出力である回線344とを有す
る。もし回線344がアクテイブな状態にありパリテイ装
置103がパリテイ装置であることを示すならば、データ
が送出された後のサイクルにおける回線334のANDゲート
415の出力は回線328の値により、即ち送出されたデータ
のパリテイにより決定される。回線334はXCVR417と接続
され、これがPAR111上にパリテイ値を送出する。回線34
4のXPENの出力は更にXCVR417と接続され、これが回線11
3上にパリテイイネーブル信号としてXPENの値を送出す
る。XPENがゲート409の出力によつてセツトされるた
め、バスイネーブル信号203が非アクテイブ状態になつ
た１バス・サイクル後、回線344は非アクテイブ状態に
なる。
ば、データ／アドレス回線119上に現れるこのワードは
パリテイ装置103により送出されたものである。またこ
の場合、バスイネーブル信号203および装置パリテイイ
ネーブル信号317は共にアクテイブな状態である。これ
ら信号に応答して、ANDゲート409の出力はアクテイブ状
態にある。ANDゲート409の出力は、データが送出された
サイクルに続くサイクルの初めにおいてラツチ405にお
けるXPENに対してラツチされる。同時に、PNET403の出
力であるGPAR328は送出されるワードのパリテイを保持
している。ANDゲート415はその入力としてPNET403の出
力である回線328と、XPENの出力である回線344とを有す
る。もし回線344がアクテイブな状態にありパリテイ装
置103がパリテイ装置であることを示すならば、データ
が送出された後のサイクルにおける回線334のANDゲート
415の出力は回線328の値により、即ち送出されたデータ
のパリテイにより決定される。回線334はXCVR417と接続
され、これがPAR111上にパリテイ値を送出する。回線34
4のXPENの出力は更にXCVR417と接続され、これが回線11
3上にパリテイイネーブル信号としてXPENの値を送出す
る。XPENがゲート409の出力によつてセツトされるた
め、バスイネーブル信号203が非アクテイブ状態になつ
た１バス・サイクル後、回線344は非アクテイブ状態に
なる。
データの送信中、受信イネーブル信号313は非アクテ
イブ状態となる。その結果、ANDゲート407は非アクテイ
ブ状態の出力を生じ、ラツチ405におけるラツチDVBMが
ローにセツトされる。DVBMがローにセツトされた後の次
のバス・サイクルの初めに、DDVBMもまたローにセツト
される。このラツチの出力は、ANDゲート413に対する入
力として働き、これがその出力として回線340上にパリ
テイ・エラー信号を生じる。このように、パリテイ装置
103が送信状態にある限り、回線340が非アクテイブ状態
となる。もし送信中にパリテイ・エラーが存在するなら
ば、送信側のパリテイ装置103はパリテイ・エラー回線1
09上のパリテイ・エラー信号を受取ることになる。回線
340が非アクテイブ状態にあるため、回線109上のパリテ
イ・エラー信号はANDゲート419の入力である回線342を
駆動する。ANDゲート419の他の入力はラツチDXPENであ
り、これはラツチXPENがセツトされた１バス・サイクル
405後セツトおよびリセツトされる。このため、パリテ
イ装置103は、送信開始後第３のサイクルにおいてパリ
テイ・エラー信号を受取ることができる。この時、もし
PERR回線109がアクテイブ状態で１つのパリテイ・エラ
ーを示すならば、ANDゲート419の出力はアクテイブ状態
となり、NORゲート421の出力が非アクテイブ状態とな
る。このゲートの出力はRPERR321の逆数値即ちNOT RPER
Rであり、またゲート出力はANDゲート423へ入力され、
反転後状態レジスタ315におけるRPERR321となる。ANDゲ
ート423はまたXPERR319の逆数値であるNOT XPERRIを受
取つてNOT XPERROを出力し、これは反転されXPERR319に
おいて格納される。その結果、もしXPERR319がセツトさ
れずパリテイ装置103が送信中でなければ、受取られた
パリテイ・エラーは非アクテイブ状態であるNOT XPERRO
を結果として生じ、XPERR319をセツトする。一旦XPERR
がセツトされると、マイクロプロセツサがXPERR319をリ
セツトするまではNOT EXPERRIは非アクテイブ状態を維
持する。
イブ状態となる。その結果、ANDゲート407は非アクテイ
ブ状態の出力を生じ、ラツチ405におけるラツチDVBMが
ローにセツトされる。DVBMがローにセツトされた後の次
のバス・サイクルの初めに、DDVBMもまたローにセツト
される。このラツチの出力は、ANDゲート413に対する入
力として働き、これがその出力として回線340上にパリ
テイ・エラー信号を生じる。このように、パリテイ装置
103が送信状態にある限り、回線340が非アクテイブ状態
となる。もし送信中にパリテイ・エラーが存在するなら
ば、送信側のパリテイ装置103はパリテイ・エラー回線1
09上のパリテイ・エラー信号を受取ることになる。回線
340が非アクテイブ状態にあるため、回線109上のパリテ
イ・エラー信号はANDゲート419の入力である回線342を
駆動する。ANDゲート419の他の入力はラツチDXPENであ
り、これはラツチXPENがセツトされた１バス・サイクル
405後セツトおよびリセツトされる。このため、パリテ
イ装置103は、送信開始後第３のサイクルにおいてパリ
テイ・エラー信号を受取ることができる。この時、もし
PERR回線109がアクテイブ状態で１つのパリテイ・エラ
ーを示すならば、ANDゲート419の出力はアクテイブ状態
となり、NORゲート421の出力が非アクテイブ状態とな
る。このゲートの出力はRPERR321の逆数値即ちNOT RPER
Rであり、またゲート出力はANDゲート423へ入力され、
反転後状態レジスタ315におけるRPERR321となる。ANDゲ
ート423はまたXPERR319の逆数値であるNOT XPERRIを受
取つてNOT XPERROを出力し、これは反転されXPERR319に
おいて格納される。その結果、もしXPERR319がセツトさ
れずパリテイ装置103が送信中でなければ、受取られた
パリテイ・エラーは非アクテイブ状態であるNOT XPERRO
を結果として生じ、XPERR319をセツトする。一旦XPERR
がセツトされると、マイクロプロセツサがXPERR319をリ
セツトするまではNOT EXPERRIは非アクテイブ状態を維
持する。
パリテイ装置103がデータを受取りつつある時、NOT B
EN203、REN313およびDPENS317は全てアクテイブ状態で
ある。その結果、ANDゲート407の出力はアクテイブ状態
であり、ラツチDVBMをセツトする。１バス・サイクル20
5の後、ラツチDDVBMはラツチDVBMからセツトされる。同
時に、BEN203は非アクテイブ状態であり、ラツチXPENを
リセツトし、これが更に回線334および340を非アクテイ
ブ状態に保持し、その結果受信側のパリテイ装置103は
回線PEN113またはPAR111上に非パリテイイネーブル信号
も非パリテイ信号も出力しない。この場合には、送信側
のパリテイ装置103からのパリテイイネーブル信号がPEN
回線113上に現れ、これをXCVR417が回線338上に出力
し、これがラツチ405におけるラツチIPENをセツトす
る。同様に、パリテイ信号がPAR回線111上に現れる時、
XCVR417はこれを回線332上に出力し、これがラツチ405
におけるラツチIPARをセツトする。これらのラツチは、
データが送信されたサイクルに続くバス・サイクル205
においてセツトされる。前述の如く、ラツチXPARは同じ
バス・サイクルにおいてパリテイ装置103において受取
られたワードに対するパリテイ値にセツトされる。これ
により次に続くサイクルの初めに、DDVBMがセツトさ
れ、IPENがセツトされ、IPARはパリテイ回線111上で受
取られたパリテイ値を保持し、XPARは受取られたワード
から計算される値を保持する。DDVBMおよびIPENの出力
は、ANDゲート413に対する入力として働く。第３の入力
は、XORゲート411から入力され、その入力はIPARおよび
XPARである。もしIPARおよびXPARが同じ値を持たなけれ
ば（これはパリテイ・エラーが存在する場合にのみ生じ
る）、XORゲート411の出力はアクテイブ状態であり、回
線340のANDゲート413の出力はアクテイブ状態であり、P
ERR109上にパリテイ・エラー信号を生じ、前に説明した
ようにXPERR319およびPRERR321をセツトする。
EN203、REN313およびDPENS317は全てアクテイブ状態で
ある。その結果、ANDゲート407の出力はアクテイブ状態
であり、ラツチDVBMをセツトする。１バス・サイクル20
5の後、ラツチDDVBMはラツチDVBMからセツトされる。同
時に、BEN203は非アクテイブ状態であり、ラツチXPENを
リセツトし、これが更に回線334および340を非アクテイ
ブ状態に保持し、その結果受信側のパリテイ装置103は
回線PEN113またはPAR111上に非パリテイイネーブル信号
も非パリテイ信号も出力しない。この場合には、送信側
のパリテイ装置103からのパリテイイネーブル信号がPEN
回線113上に現れ、これをXCVR417が回線338上に出力
し、これがラツチ405におけるラツチIPENをセツトす
る。同様に、パリテイ信号がPAR回線111上に現れる時、
XCVR417はこれを回線332上に出力し、これがラツチ405
におけるラツチIPARをセツトする。これらのラツチは、
データが送信されたサイクルに続くバス・サイクル205
においてセツトされる。前述の如く、ラツチXPARは同じ
バス・サイクルにおいてパリテイ装置103において受取
られたワードに対するパリテイ値にセツトされる。これ
により次に続くサイクルの初めに、DDVBMがセツトさ
れ、IPENがセツトされ、IPARはパリテイ回線111上で受
取られたパリテイ値を保持し、XPARは受取られたワード
から計算される値を保持する。DDVBMおよびIPENの出力
は、ANDゲート413に対する入力として働く。第３の入力
は、XORゲート411から入力され、その入力はIPARおよび
XPARである。もしIPARおよびXPARが同じ値を持たなけれ
ば（これはパリテイ・エラーが存在する場合にのみ生じ
る）、XORゲート411の出力はアクテイブ状態であり、回
線340のANDゲート413の出力はアクテイブ状態であり、P
ERR109上にパリテイ・エラー信号を生じ、前に説明した
ようにXPERR319およびPRERR321をセツトする。
このパリテイ検査システムは、前掲の米国特許出願第
750,112号において述べた形式のデイジタル・コンピユ
ータ・システムにおける望ましい実施態様において用い
られる。本発明のこのようなシステムにおける使用の状
態は、第５図に示されている。同図においては、２つの
バス、即ちシステムの非I/O要素を接続しかつデータ回
線503、アドレス回線505および制御回線507を有するシ
ステム・バス（SB）501、およびシステムのI/O要素を接
続するバス107がある。システム・バス501およびバス10
7は、相互にシステム・バス・インターフエース（SBI）
509により接続され、このインターフエースはバス107上
でシステム・バス501に対して取付けられた構成要素に
意図される通信を受入れ、この通信をバス501上で通信
するための適正な形態にし、かつシステム・バス501上
のバス107に対して取付けられたI/O装置に対しての通信
を受入れ、かつその通信をバス107上の通信のために適
正な形態にする。例えば、装置103または105がシステム
・バス503と接続されたシステム・メモリーに対して書
込みを行なう時、システム・バス・インターフエース50
1はバス107上のこの装置により送出されたアドレス及び
データの２ワードを受取り、このアドレスおよび２ワー
ドを含む対応するメモリー指令を出力する。
750,112号において述べた形式のデイジタル・コンピユ
ータ・システムにおける望ましい実施態様において用い
られる。本発明のこのようなシステムにおける使用の状
態は、第５図に示されている。同図においては、２つの
バス、即ちシステムの非I/O要素を接続しかつデータ回
線503、アドレス回線505および制御回線507を有するシ
ステム・バス（SB）501、およびシステムのI/O要素を接
続するバス107がある。システム・バス501およびバス10
7は、相互にシステム・バス・インターフエース（SBI）
509により接続され、このインターフエースはバス107上
でシステム・バス501に対して取付けられた構成要素に
意図される通信を受入れ、この通信をバス501上で通信
するための適正な形態にし、かつシステム・バス501上
のバス107に対して取付けられたI/O装置に対しての通信
を受入れ、かつその通信をバス107上の通信のために適
正な形態にする。例えば、装置103または105がシステム
・バス503と接続されたシステム・メモリーに対して書
込みを行なう時、システム・バス・インターフエース50
1はバス107上のこの装置により送出されたアドレス及び
データの２ワードを受取り、このアドレスおよび２ワー
ドを含む対応するメモリー指令を出力する。
システム・バス・インターフエース509はまた、シス
テムのエラーの検出、診断および可能な限りの補正を行
うためのマイクロプロセツサに基くコンソールであるシ
ステム・コンソール519と接続されている。この接続
は、次の３つの部分を有する直列バスによつてなされ
る。即ち、システム・コンソール519とシステムの他の
構成要素との間にデータを転送する直列データ回線521
と、このデータによりどんな種類の動作が行なわれるか
を示す制御回線523と、システムのある構成要素が介入
を要求することをシステム・コンソール519に対して示
す割込み回線525とである。
テムのエラーの検出、診断および可能な限りの補正を行
うためのマイクロプロセツサに基くコンソールであるシ
ステム・コンソール519と接続されている。この接続
は、次の３つの部分を有する直列バスによつてなされ
る。即ち、システム・コンソール519とシステムの他の
構成要素との間にデータを転送する直列データ回線521
と、このデータによりどんな種類の動作が行なわれるか
を示す制御回線523と、システムのある構成要素が介入
を要求することをシステム・コンソール519に対して示
す割込み回線525とである。
バス107上の他の装置の如く、本システム・バス・イ
ンターフエースは、パリテイ装置103または非パリテイ
装置105でよい。第５図に示されるシステム・バス・イ
ンターフエース509はパリテイ装置である。これは、こ
のようにパリテイ・エラー回線109、パリテイ回線111、
およびパリテイイネーブル回線113と接続され、パリテ
イ装置103について先に述べたと同じようにこれらの回
線上の信号を生成しかつこれに対して応答する。このシ
スムテム・バスは、結果としてパリテイ・ロジツク303
と対応するパリテイ・ロジツク528と、状態レジスタ315
と対応する状態レジスタ518を有する。状態レジスタ518
においては、XPERR513が機能においてXPERR319と対応
し、またRPERR517はRPERR321と対応している。その結
果、システム・バス・インターフエース509がデータを
別のパリテイ装置103へ送信するかあるいはこのような
装置103からデータを受取る時パリテイ・エラーが生じ
ると、エラーに従つてXPERR513またはRPERR517がセツト
される。更に、状態ジレスタ518は別のレジスタ、即ち
バス・パリテイ・エラー（BPERR）511を含み、これはバ
ス107と接続されたいかなるパリテイ装置103がパリテイ
・エラーを検出する場合でも常にセツトされる。BPERR5
11をセツトするロジツクは、パリテイ・ロジツク528に
おいてANDゲート529として表わされる。このロジツク
は、PEN113のパリテイイネーブル信号の後に次のバス・
サイクル205においてパリテイ・エラー回線109上のパリ
テイ・エラー信号が続く時は常に、BPERR511をセツトす
る。
ンターフエースは、パリテイ装置103または非パリテイ
装置105でよい。第５図に示されるシステム・バス・イ
ンターフエース509はパリテイ装置である。これは、こ
のようにパリテイ・エラー回線109、パリテイ回線111、
およびパリテイイネーブル回線113と接続され、パリテ
イ装置103について先に述べたと同じようにこれらの回
線上の信号を生成しかつこれに対して応答する。このシ
スムテム・バスは、結果としてパリテイ・ロジツク303
と対応するパリテイ・ロジツク528と、状態レジスタ315
と対応する状態レジスタ518を有する。状態レジスタ518
においては、XPERR513が機能においてXPERR319と対応
し、またRPERR517はRPERR321と対応している。その結
果、システム・バス・インターフエース509がデータを
別のパリテイ装置103へ送信するかあるいはこのような
装置103からデータを受取る時パリテイ・エラーが生じ
ると、エラーに従つてXPERR513またはRPERR517がセツト
される。更に、状態ジレスタ518は別のレジスタ、即ち
バス・パリテイ・エラー（BPERR）511を含み、これはバ
ス107と接続されたいかなるパリテイ装置103がパリテイ
・エラーを検出する場合でも常にセツトされる。BPERR5
11をセツトするロジツクは、パリテイ・ロジツク528に
おいてANDゲート529として表わされる。このロジツク
は、PEN113のパリテイイネーブル信号の後に次のバス・
サイクル205においてパリテイ・エラー回線109上のパリ
テイ・エラー信号が続く時は常に、BPERR511をセツトす
る。
BPERR511、XPERR513またはRPERR517のいずれかがセツ
トされる時、割込みロジツク（INTL）527は割込み回線5
25上に割込み信号を生じることによりこれらに応答す
る。システム・コンソール519は、状態レジスタ518の内
容をシステム・コンソール519に対して直列に出力する
ことによりシステム・バス・インターフエース509が応
答する指令回線523上に指令を与えることにより、割込
み回線に対して応答する。システム・コンソール519は
内容を読出し、必要などんな動作も行ない、BPERR511,X
PERR513およびRPERR517の場合には、これらを直列デー
タ・バス512を介して再ロードすることにより、レジス
タをリセツトする。診断インターフエースはこれによ
り、システム・コンソール519がバス107と接続された２
つのパリテイ装置に関わるパリテイ・エラーを検出して
これを処理することを可能にする。
トされる時、割込みロジツク（INTL）527は割込み回線5
25上に割込み信号を生じることによりこれらに応答す
る。システム・コンソール519は、状態レジスタ518の内
容をシステム・コンソール519に対して直列に出力する
ことによりシステム・バス・インターフエース509が応
答する指令回線523上に指令を与えることにより、割込
み回線に対して応答する。システム・コンソール519は
内容を読出し、必要などんな動作も行ない、BPERR511,X
PERR513およびRPERR517の場合には、これらを直列デー
タ・バス512を介して再ロードすることにより、レジス
タをリセツトする。診断インターフエースはこれによ
り、システム・コンソール519がバス107と接続された２
つのパリテイ装置に関わるパリテイ・エラーを検出して
これを処理することを可能にする。
望ましい実施態様のこれまでの詳細な記述は、パリテ
イ装置が非パリテイ装置と共にバスに接続されるシステ
ムを当業者が如何にして構成して使用するかを示し、ま
たシステム・エラーの検出、診断および処理のためのシ
ステム・コンソールを備えたコンピユータ・システムに
おいてこのようなシステムが如何に用いることができる
かを示した。本文に開示したこのシステムの利点には、
下記のものがある。即ち、 パリテイを生成し、パリテイ・エラー検出する装置、
および同じバス上では使用することができない装置 パリテイ検査はパイプライン化され、従つてバスの作
動速度とは干渉しない。
イ装置が非パリテイ装置と共にバスに接続されるシステ
ムを当業者が如何にして構成して使用するかを示し、ま
たシステム・エラーの検出、診断および処理のためのシ
ステム・コンソールを備えたコンピユータ・システムに
おいてこのようなシステムが如何に用いることができる
かを示した。本文に開示したこのシステムの利点には、
下記のものがある。即ち、 パリテイを生成し、パリテイ・エラー検出する装置、
および同じバス上では使用することができない装置 パリテイ検査はパイプライン化され、従つてバスの作
動速度とは干渉しない。
バスに取付けられた装置によるパリテイ・エラーの検
出は、診断システム・コンソールに対して提示すること
ができる。
出は、診断システム・コンソールに対して提示すること
ができる。
本文の詳細な記述は、発明の現在望ましい態様を開示
したが、本発明の多くの他の実施態様が可能である。こ
のように、望ましい実施態様は例示であり限定ではな
く、頭書の特許請求の範囲は本文に開示された態様に限
定されるものではなく、これに相当するどんな態様も包
含するものである。
したが、本発明の多くの他の実施態様が可能である。こ
のように、望ましい実施態様は例示であり限定ではな
く、頭書の特許請求の範囲は本文に開示された態様に限
定されるものではなく、これに相当するどんな態様も包
含するものである。
第１図はパリテイ検査システムを示す概要図、第２図は
パリテイ検査システムのタイミング図、第３図はパリテ
イ検査システムにおけるパリテイ装置のバス・インター
フエースを示すブロツク図、第４図はバス・インターフ
エースにおけるパリテイ・ロジツクのロジツク図、およ
び第５図はパリテイ検査システムを使用するデイジタル
・コンピュータ・システムにおけるシステム診断インタ
ーフエースのブロツク図である。 101……システム、103……パリテイ装置（PD）、104…
…バス・インターフエース、105……非パリテイ装置（N
PD）、107……バス、108……パリテイ回線、109……パ
リテイ・エラー回線、111……パリテイ（PAR）回線、11
3……パリテイイネーブル（PEN）回線、117……非パリ
テイ回線、119……データ／アドレス回線（D/A）、121
……制御回線、301……バス制御部、303……パリテイ・
ロジツク（PARL）、307……バス許与ロジツク、309……
レジスタ、311……ターゲツト検出ロジツク、315……状
態レジスタ、322……データ／アドレス・インターフエ
ース（D/A FI）、325……D/AXレジスタ、327……パリテ
イ・ゼネレータ（PGEN）、328……入力回線、329……送
信パリテイ・ロジツク（XPARL）、330……パリテイ・エ
ラー・ロジツク（PERRL）、331……生成パリテイ・ラツ
チ（GPARL）、332、334、340、344……回線、333……入
力パリテイ・ラツチ（IPARL）、335……パリテイ・コン
パレータ（PCOMP）、336……入力パリテイイネーブルロ
ジツク（IPENL）、337……入力パリテイ・エラー・ロジ
ツク（IPERRL）、339……送信PENロジツク（XPENL）、4
01……データ・ラツチ、403……パリテイ・ネツトワー
ク、405……ラツチ、407……ANDゲート、409、413、41
5、419、423……ANDゲート、411……XORゲート、412、4
21……NORゲート、417……トランシーバ（XCVR）、501
……システム・バス（SB）、503……データ回線、505…
…アドレス回線、507……制御回線、509……システム・
バス・インターフエース（SBI）、512……直列データ・
バス、518……状態レジスタ、519……システム・コンソ
ール、521……直列データ回線、523……制御回線、525
……割込み回線、527……割込みロジツク（INTL）、528
……パリテイ・ロジツク、529……ANDゲート。
パリテイ検査システムのタイミング図、第３図はパリテ
イ検査システムにおけるパリテイ装置のバス・インター
フエースを示すブロツク図、第４図はバス・インターフ
エースにおけるパリテイ・ロジツクのロジツク図、およ
び第５図はパリテイ検査システムを使用するデイジタル
・コンピュータ・システムにおけるシステム診断インタ
ーフエースのブロツク図である。 101……システム、103……パリテイ装置（PD）、104…
…バス・インターフエース、105……非パリテイ装置（N
PD）、107……バス、108……パリテイ回線、109……パ
リテイ・エラー回線、111……パリテイ（PAR）回線、11
3……パリテイイネーブル（PEN）回線、117……非パリ
テイ回線、119……データ／アドレス回線（D/A）、121
……制御回線、301……バス制御部、303……パリテイ・
ロジツク（PARL）、307……バス許与ロジツク、309……
レジスタ、311……ターゲツト検出ロジツク、315……状
態レジスタ、322……データ／アドレス・インターフエ
ース（D/A FI）、325……D/AXレジスタ、327……パリテ
イ・ゼネレータ（PGEN）、328……入力回線、329……送
信パリテイ・ロジツク（XPARL）、330……パリテイ・エ
ラー・ロジツク（PERRL）、331……生成パリテイ・ラツ
チ（GPARL）、332、334、340、344……回線、333……入
力パリテイ・ラツチ（IPARL）、335……パリテイ・コン
パレータ（PCOMP）、336……入力パリテイイネーブルロ
ジツク（IPENL）、337……入力パリテイ・エラー・ロジ
ツク（IPERRL）、339……送信PENロジツク（XPENL）、4
01……データ・ラツチ、403……パリテイ・ネツトワー
ク、405……ラツチ、407……ANDゲート、409、413、41
5、419、423……ANDゲート、411……XORゲート、412、4
21……NORゲート、417……トランシーバ（XCVR）、501
……システム・バス（SB）、503……データ回線、505…
…アドレス回線、507……制御回線、509……システム・
バス・インターフエース（SBI）、512……直列データ・
バス、518……状態レジスタ、519……システム・コンソ
ール、521……直列データ回線、523……制御回線、525
……割込み回線、527……割込みロジツク（INTL）、528
……パリテイ・ロジツク、529……ANDゲート。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−86845（ＪＰ，Ａ) 特開 昭57−174724（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/10
Claims (8)
- 【請求項１】１つ以上のパリティ装置（103）および１
つ以上の非パリティ装置（105）を含む装置（105、10
3）間にデータを転送するためのディジタルコンピュー
タシステムにおいて使用されるバスにおいて、 前記パリティおよび非パリティ装置の全てに接続され、
該パリティおよび非パリティ装置の送信側装置と受信側
装置との間にデータのワードを転送する１つ以上のデー
タ線（119）と、 パリティ装置のみに接続されたパリティ線（108）であ
って、 送信側のパリティ装置から、該送信側の装置がパリティ
装置であることを示すパリティイネーブル信号を転送す
るパリティイネーブル線（113）、 送信側のパリティ装置から、前記データ線上に転送され
るワードの該送信側の装置におけるパリティを示すパリ
ティ信号を転送するパリティ線（111）、及び 受信側のパリティ装置から、受信側のパリティ装置に転
送されたワードのパリティが送信側のパリティ装置にお
ける転送されたワードのパリティと同じであったかどう
かを示すパリティエラー信号を送信するパリティエラー
線（109）を含むパリティ線（108）と、 前記パリティ装置および非パリティ装置の全てと接続さ
れ、前記バスのサイクル（205）のタイミングをとるた
めのバス・クロック信号（201）を与えるバスクロック
線（121）と を備え、 前記送信側のパリティ装置が、前記サイクルの第１のサ
イクルにおいて前記データのワードを前記データ線上に
送出し、 前記送信側のパリティ装置が、前記第１のサイクルの直
後に続くサイクルの第２のサイクルにおいて前記パリテ
ィイネーブル信号をパリティイネーブル線上に送出し、 前記送信側のパリティ装置が、前記第２のサイクルにお
いて前記パリティ信号をパリティ線上に送出し、 前記受信側のパリティ装置が、前記第２のサイクルの直
後に続くサイクルの第３のサイクルにおいてパリティエ
ラー信号を前記パリティエラー線上に送出する、 バス。 - 【請求項２】請求項１に記載のバスにおいて、 前記送信側のパリティ装置が、一連のバスサイクルの間
作動して、該一連のバスサイクルの各サイクルにおいて
データのワードをデータ線上に送出し、 前記一連のサイクルの各々が前記サイクルの第１のサイ
クルであり、 前記第１のサイクルの直後に続く各サイクルが前記サイ
クルの第２のサイクルであり、 前記第２のサイクルの直後に続く各サイクルが前記サイ
クルの第３のサイクルである、 バス。 - 【請求項３】請求項１に記載のバスにおいて、 前記パリティ装置の各々が、 前記パリティイネーブル線と接続され、該パリティ装置
がデータワードを送信しているときに前記第２のサイク
ルにおいてパリティイネーブル信号を生成するように作
動するパリティイネーブル信号生成手段（339）と、 前記データ線と接続され、前記パリティ装置が前記デー
タワードを送信しているときに、前記第１のサイクルに
おいて送信されたデータワードのパリティを生成するよ
うに作動し、また前記パリティ装置が前記データワード
を受け取っているときに、前記第２のサイクルにおいて
受け取ったデータワードのパリティを生成するように作
動するパリティ生成手段（327）と、 前記パリティ生成手段と接続され、かつ前記パリティ線
と接続され、前記パリティ装置が前記データワードを送
信したときに、前記パリティ生成手段から送信されたワ
ードのパリティを受け取り、かつ前記第２のサイクルに
おいてパリティ信号を前記パリティ線に対して送出する
ように作動する、パリティ信号供給手段（329）と、 前記パリティ生成手段と接続され、かつ前記パリティ線
および前記パリティエラー線と接続され、前記パリティ
装置が前記データワードを受け取るときに、前記パリテ
ィ生成手段から受け取ったデータワードのパリティを受
け取り、前記パリティ信号を受け取り、該パリティ信号
により示されるパリティと前記パリティ生成手段から受
け取ったパリティとを比較し、前記第３のサイクルにお
いてパリティエラー信号を生成するように作動する、パ
リティエラー信号供給手段（330）とを含む、 バス。 - 【請求項４】請求項３に記載のバスにおいて、 前記パリティ装置の各々が更に、 送信パリティエラービットを記憶する手段（319）を含
み、該送信パリティエラービットは、前記パリティ装置
が送信側の装置であり、かつ前記パリティエラー信号が
パリティエラーを表示してパリティエラーを示すパリテ
ィエラー信号の受け取りを表示する時に、セットされ、
かつ、 受信パリティエラービットを記憶する手段（321）を含
み、該受信パリティエラービットは、前記パリティ装置
が受信側の装置であり、かつ該受信側のパリティ装置に
おける転送されたワードのパリティが前記送信側のパリ
ティ装置における転送されたワードのパリティと同じで
はなかったことを示すパリティエラー信号を生成する時
に、セットされる、 バス。 - 【請求項５】１つ以上のパリティ装置（103）および１
つ以上の非パリティ装置（105）を含む装置（103、10
5）間にデータを転送するためのバス（107）に対してパ
リティ装置をインターフェースするインターフェース装
置において、 前記バスのパリティイネーブル線（113）と接続され、
前記パリティ装置がデータワードを送信したときに、該
パリティ装置がそのようであることを示すパリティイネ
ーブル信号を前記パリティイネーブル線に与えるように
作動するパリティイネーブル信号生成手段（339）と、 前記バスのデータ線（119）と接続され、前記パリティ
装置により前記データ線に対して与えられたデータワー
ドのパリティを、あるいは前記パリティ装置により前記
データ線から受け取られたデータワードのパリティを生
成するパリティ生成手段（329）と、 前記パリティ生成手段と接続され、かつ前記バスのパリ
ティ線（111）と接続され、前記パリティ装置がデータ
ワードを送信したときに、前記パリティ生成手段から送
信された前記データワードのパリティを受け取り、かつ
前記パリティ線上に受け取った前記パリティを表示する
パリティ信号を供給するように作動するパリティ信号供
給手段（329）と、 前記パリティ生成手段と接続され、かつ前記バスの前記
パリティ線、パリティイネーブル信号線およびパリティ
エラー線（109）と接続され、前記パリティ装置が別の
パリティ装置から送信されたデータワードを受け取ると
きに、受け取った前記データワードのパリティを前記パ
リティ生成手段から受け取り、前記受け取ったデータワ
ードのパリティを前記パリティ信号により示されたパリ
ティと比較することにより、また、もし該パリティと受
け取ったデータワードのパリティが一致しなければ、前
記パリティエラー線上にパリティエラー信号を生成する
ことにより、前記パリティイネーブル信号および前記パ
リティ信号に対して応答するように作動する、パリティ
エラー信号供給手段（330）と、 前記パリティエラー線と接続され、前記パリティ装置が
データワードを送信したときに、該送信されたデータワ
ードを受け取ったときに他方の前記パリティ装置のパリ
ティ・エラー信号供給手段により生成されたどんなパリ
ティエラー信号も受け取るように作動するパリティエラ
ー信号受信手段（337）と、 を備え、 前記バスが更に、該バスのサイクル（205）のタイミン
グをとるバスクロック信号（201）を与えるように前記
パリティ装置および前記非パリティ装置の全てに接続さ
れたバスクロック線（121）を含み、 送信側の前記パリティ装置が前記サイクルの第１のサイ
クルにおいて前記データ線上にデータのワードを送出
し、 前記送信側のパリティ装置における前記パリティイネー
ブル信号生成手段が、前記第１のサイクルの直後に続く
第２のサイクルにおいて前記パリティイネーブル線上に
パリティイネーブル信号を送出し、 前記送信側のパリティ装置における前記パリティ信号供
給手段が、前記第２のサイクルにおいて前記パリティ線
上にパリティ信号を送出し、 受信側の前記パリティ装置における前記パリティエラー
信号供給手段が、前記第２のサイクルの直後に続く第３
のサイクルにおいて前記パリティエラー線上にパリティ
エラー信号を送出する、 インターフェース装置。 - 【請求項６】請求項５に記載のインターフェース装置に
おいて、 前記送信側のパリティ装置が、一連のバスサイクルの間
作動して、該一連のバスサイクルの各々において前記デ
ータ線上にデータのワードを送出し、 前記一連のサイクルの各々が該サイクルの第１のサイク
ルであり、 前記第１のサイクルの直後に続く各サイクルが該サイク
ルの第２のサイクルであり、 前記第２のサイクルの直後に続く各サイクルが該サイク
ルの第３のサイクルである、 インターフェース装置。 - 【請求項７】請求項５に記載のインターフェース装置に
おいて、 前記インターフェース装置により前記バスに対してイン
ターフェースされるパリティ装置が、 送信パリティエラービットを記憶する手段（319）を含
み、該送信パリティエラービットは、前記パリティ装置
が送信側の装置であり、かつ該パリティエラー信号がパ
リティエラーを表示してパリティエラーを示すパリティ
エラー信号の受信を示す時にセットされ、かつ、 受信パリティエラービットを記憶する手段（321）を含
み、該受信パリティエラービットは、前記パリティ装置
が受信側の装置であり、かつ受信側のパリティ装置にお
ける送信されたワードのパリティが送信側のパリティ装
置における送信されたワードのパリティと同じでなかっ
たことを表示するパリティエラー信号を生成する時に、
セットされる、 インターフェース装置。 - 【請求項８】１つ以上のパリティ装置（103）および１
つ以上の非パリティ装置（105）を含む装置（103、10
5）間にデータを転送するためのバス（107）に対してパ
リティ装置をインターフェースするインターフェース装
置において、 前記バスのパリティイネーブル線（113）と接続され、
前記パリティ装置がデータワードを送信したときに、該
パリティ装置がそのようであることを示すパリティイネ
ーブル信号を前記パリティイネーブル線に与えるように
作動するパリティイネーブル信号生成手段（339）と、 前記バスのデータ線（119）と接続され、前記パリティ
装置により前記データ線に対して与えられたデータワー
ドのパリティを、あるいは前記パリティ装置により前記
データ線から受け取られたデータワードのパリティを生
成するパリティ生成手段（329）と、 前記パリティ生成手段と接続され、かつ前記バスのパリ
ティ線（111）と接続され、前記パリティ装置がデータ
ワードを送信したときに、前記パリティ生成手段から送
信された前記データワードのパリティを受け取り、かつ
前記パリティ線上に受け取った前記パリティを表示する
パリティ信号を供給するように作動するパリティ信号供
給手段（329）と、 前記パリティ生成手段と接続され、かつ前記バスの前記
パリティ線、パリティイネーブル信号線およびパリティ
エラー線（109）と接続され、前記パリティ装置が別の
パリティ装置から送信されたデータワードを受け取ると
きに、受け取った前記データワードのパリティを前記パ
リティ生成手段から受け取り、前記受け取ったデータワ
ードのパリティを前記パリティ信号により示されたパリ
ティと比較することにより、また、もし該パリティと受
け取ったデータワードのパリティが一致しなければ、前
記パリティエラー線上にパリティエラー信号を生成する
ことにより、前記パリティイネーブル信号および前記パ
リティ信号に対して応答するように作動する、パリティ
エラー信号供給手段（330）と、 前記パリティエラー線と接続され、前記パリティ装置が
データワードを送信したときに、該送信されたデータワ
ードを受け取ったときに他方の前記パリティ装置のパリ
ティ・エラー信号供給手段により生成されたどんなパリ
ティエラー信号も受け取るように作動するパリティエラ
ー信号受信手段（337）と、 を備え、 前記装置および前記バスかディジタルコンピュータシス
テムの一部であり、該コンピュータシステムが更に、シ
ステムバス（501）と、システムコンソール（519）と、
該システムコンソールと接続された直列バス（521、52
3、525）とを含み、該直列バスはデータ線（521）と、
制御線（523）と、割込み線（525）とを含み、 前記バスインターフェース装置により前記バスとインタ
ーフェースされたパリティ装置が、前記バスを前記シス
テムとインターフェースするための、前記バスと前記シ
ステムバスと前記直列バスとに接続されたシステムバス
インターフェース装置（509）であり、 前記システムバスインターフェース装置が更に、 バスパリティエラービットを記憶する手段（511）であ
って、前記パリティエラー線が、受信側のパリティ装置
における送信されたワードのパリティが送信側のパリテ
ィ装置における送信されたワードのパリティと同じでは
なかったことを示すパリティエラー信号を運ぶときに常
にセットされ、前記直列バスのデータ線と接続され、か
つ該直列バスの制御線上の信号に応答して前記直列バス
のデータ線上にバスパリティエラービットの値を出力す
るよう作動する、手段（511）、及び 前記のバスパリティエラービットを記憶する手段に及び
前記直列バスの割込み線に接続され、前記バスパリティ
エラービットがバスパリティエラーを示すようにセット
される時常に前記直列バス上に割込み信号を生成する割
込みロジック（527） を含み、 前記システムコンソールは、前記のバスパリティエラー
ビットを記憶する手段がビットの値を前記システムのデ
ータ線に出力するようにさせる信号を直列バスの制御線
上に与えることにより、割込み信号に応答する、 インターフェース装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US176801 | 1988-03-31 | ||
| US07/176,801 US5155735A (en) | 1988-03-31 | 1988-03-31 | Parity checking apparatus with bus for connecting parity devices and non-parity devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0216636A JPH0216636A (ja) | 1990-01-19 |
| JP2770976B2 true JP2770976B2 (ja) | 1998-07-02 |
Family
ID=22645880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1081362A Expired - Lifetime JP2770976B2 (ja) | 1988-03-31 | 1989-03-31 | パリティ検査装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5155735A (ja) |
| EP (1) | EP0335424B1 (ja) |
| JP (1) | JP2770976B2 (ja) |
| AU (1) | AU617446B2 (ja) |
| CA (1) | CA1322605C (ja) |
| DE (1) | DE68927394T2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2100906C (en) * | 1992-09-18 | 2000-05-02 | Michael Wayne Andrews | Method and apparatus for data parity in a transmission system |
| US5499346A (en) * | 1993-05-28 | 1996-03-12 | International Business Machines Corporation | Bus-to-bus bridge for a multiple bus information handling system that optimizes data transfers between a system bus and a peripheral bus |
| US5612965A (en) * | 1994-04-26 | 1997-03-18 | Unisys Corporation | Multiple memory bit/chip failure detection |
| US5666371A (en) * | 1995-02-24 | 1997-09-09 | Unisys Corporation | Method and apparatus for detecting errors in a system that employs multi-bit wide memory elements |
| US5701313A (en) * | 1995-02-24 | 1997-12-23 | Unisys Corporation | Method and apparatus for removing soft errors from a memory |
| US5511164A (en) | 1995-03-01 | 1996-04-23 | Unisys Corporation | Method and apparatus for determining the source and nature of an error within a computer system |
| US5606662A (en) * | 1995-03-24 | 1997-02-25 | Advanced Micro Devices, Inc. | Auto DRAM parity enable/disable mechanism |
| US5841969A (en) * | 1996-08-13 | 1998-11-24 | Honeywell Inc. | Single bus architecture supporting subsystems of various criticality levels |
| US5928375A (en) * | 1997-01-08 | 1999-07-27 | International Business Machines Corporation | Method for enhancing data transmission in parity based data processing systems |
| US5908471A (en) * | 1997-01-31 | 1999-06-01 | Sun Microsystems, Inc | Diagnostic arrangement for digital computer system |
| US6085285A (en) * | 1997-11-13 | 2000-07-04 | International Business Machines Corporation | Intermixing different devices along a single data communication link by placing a strobe signal in a parity bit slot |
| US6185718B1 (en) * | 1998-02-27 | 2001-02-06 | International Business Machines Corporation | Memory card design with parity and ECC for non-parity and non-ECC systems |
| US6681366B1 (en) * | 2000-05-11 | 2004-01-20 | Sun Microsystems, Inc. | System and method for detecting errors in a system where clients arbitrate amongst themselves for a grant to a central resource |
| US6769037B1 (en) | 2000-12-20 | 2004-07-27 | Adaptec, Inc. | Method and system for flow control during the data out phase of the packetized SCSI protocol |
| US6728815B1 (en) * | 2000-12-20 | 2004-04-27 | Adaptec, Inc. | Method and structure for supporting data streaming by a SCSI target during the data in phase of the packetized SCSI protocol |
| US6826646B1 (en) | 2000-12-20 | 2004-11-30 | Adaptec, Inc. | Method and structure for supporting data streaming by a SCSI initiator during the data in phase of the packetized SCSI protocol |
| US7047327B1 (en) | 2000-12-20 | 2006-05-16 | Adaptec, Inc. | Method and structure for supporting flow control by a SCSI initiator during the data out phase of the packetized SCSI protocol |
| US6842798B1 (en) | 2000-12-20 | 2005-01-11 | Adaptec, Inc. | Method and structure for supporting flow control by a SCSI target during the data out phase of the packetized SCSI protocol |
| US6745260B1 (en) | 2000-12-20 | 2004-06-01 | Adaptec, Inc. | Method and system for data streaming during the data in phase of the packetized SCSI protocol |
| US7024618B2 (en) * | 2002-02-01 | 2006-04-04 | International Business Machines Corporation | Transmission error checking in result forwarding |
| US6918068B2 (en) * | 2002-04-08 | 2005-07-12 | Harris Corporation | Fault-tolerant communications system and associated methods |
| DE10262239B4 (de) * | 2002-09-18 | 2011-04-28 | Infineon Technologies Ag | Digitales Signalübertragungsverfahren |
| US6838572B2 (en) | 2002-09-30 | 2005-01-04 | Degussa Ag | Process for the epoxidation of olefins |
| EP1550376A1 (en) | 2003-12-29 | 2005-07-06 | SOLVAY (Société Anonyme) | Process for the disinfection and/or preservation of harvested plant material |
| US7747933B2 (en) * | 2005-07-21 | 2010-06-29 | Micron Technology, Inc. | Method and apparatus for detecting communication errors on a bus |
| JP4933209B2 (ja) | 2006-10-05 | 2012-05-16 | パナソニック株式会社 | 映像処理装置 |
| US9542251B2 (en) * | 2013-10-30 | 2017-01-10 | Oracle International Corporation | Error detection on a low pin count bus |
| US10484139B2 (en) * | 2014-09-19 | 2019-11-19 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Address verification on a bus |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2446443A1 (de) * | 1974-09-28 | 1976-04-01 | Kienzle Apparate Gmbh | Schaltungsanordnung zur fehlerueberwachung bei datenverarbeitungsanlagen |
| JPS57174724A (en) * | 1981-04-22 | 1982-10-27 | Hitachi Ltd | Error countermeasure controlling system for transfer data between computer devices |
| JPS57176437A (en) * | 1981-04-24 | 1982-10-29 | Toshiba Corp | High-speed bus parity check device in small-sized electronic computer |
| DE3137904C2 (de) * | 1981-09-23 | 1985-10-31 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung für Fernmeldevermittlungsanlagen, insbesondere Fernsprechvermittlungsanlagen, mit Einrichtungen zur Sicherung der Übertragung codierter Signale |
| US4476527A (en) * | 1981-12-10 | 1984-10-09 | Data General Corporation | Synchronous data bus with automatically variable data rate |
| US4480307A (en) * | 1982-01-04 | 1984-10-30 | Intel Corporation | Interface for use between a memory and components of a module switching apparatus |
| US4825438A (en) * | 1982-03-08 | 1989-04-25 | Unisys Corporation | Bus error detection employing parity verification |
| JPS5971579A (ja) * | 1982-10-16 | 1984-04-23 | Fanuc Ltd | デ−タ入出力装置 |
| US4528666A (en) * | 1983-01-03 | 1985-07-09 | Texas Instruments Incorporated | Memory system with built in parity |
| US4621323A (en) * | 1983-03-28 | 1986-11-04 | Digital Equipment Corporation | Message transmission circuitry |
| JPS6186845A (ja) * | 1984-10-05 | 1986-05-02 | Mitsubishi Electric Corp | バスパリテイチエツク回路 |
-
1988
- 1988-03-31 US US07/176,801 patent/US5155735A/en not_active Expired - Lifetime
-
1989
- 1989-03-30 AU AU32310/89A patent/AU617446B2/en not_active Expired
- 1989-03-30 CA CA000595154A patent/CA1322605C/en not_active Expired - Lifetime
- 1989-03-31 EP EP89105737A patent/EP0335424B1/en not_active Expired - Lifetime
- 1989-03-31 JP JP1081362A patent/JP2770976B2/ja not_active Expired - Lifetime
- 1989-03-31 DE DE68927394T patent/DE68927394T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0335424B1 (en) | 1996-10-30 |
| DE68927394T2 (de) | 1997-05-22 |
| AU3231089A (en) | 1989-10-05 |
| DE68927394D1 (de) | 1996-12-05 |
| US5155735A (en) | 1992-10-13 |
| EP0335424A2 (en) | 1989-10-04 |
| JPH0216636A (ja) | 1990-01-19 |
| CA1322605C (en) | 1993-09-28 |
| AU617446B2 (en) | 1991-11-28 |
| EP0335424A3 (en) | 1991-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2770976B2 (ja) | パリティ検査装置 | |
| US4543628A (en) | Bus for data processing system with fault cycle operation | |
| US4680581A (en) | Local area network special function frames | |
| EP0165603B1 (en) | Resilient data processing bus system | |
| US4864496A (en) | Bus adapter module for interconnecting busses in a multibus computer system | |
| US5511164A (en) | Method and apparatus for determining the source and nature of an error within a computer system | |
| US4979097A (en) | Method and apparatus for interconnecting busses in a multibus computer system | |
| JP2988901B2 (ja) | 並直列ポートを有するｉｃ上のエラー検出装置及びエラー検出方法 | |
| US5784393A (en) | Method and apparatus for providing fault detection to a bus within a computer system | |
| US5680537A (en) | Method and apparatus for isolating an error within a computer system that transfers data via an interface device | |
| JPH0812615B2 (ja) | 障害の許容範囲があるデータ保全装置及びその方法 | |
| US6182267B1 (en) | Ensuring accurate data checksum | |
| US20060149866A1 (en) | Method and apparatus for transferring data | |
| JPH08335204A (ja) | 双方向同期マルチドロップ・データ・バスを有するデータ処理システム | |
| US7143206B2 (en) | Method for controlling data transfer unit having channel control unit, storage device control unit, and DMA processor | |
| US6604161B1 (en) | Translation of PCI level interrupts into packet based messages for edge event drive microprocessors | |
| US5838892A (en) | Method and apparatus for calculating an error detecting code block in a disk drive controller | |
| US6131176A (en) | On-the-fly data integrity transfer system handling mixed block sizes | |
| JPH0535616A (ja) | データ転送システム | |
| JP2645021B2 (ja) | バス異常検査システム | |
| JPS62226353A (ja) | Ｒａｓ回路付記憶装置 | |
| JPS6010379A (ja) | デ−タ処理システムのデ−タ転送方式 | |
| JPH07210471A (ja) | 情報処理装置 | |
| JPH02170250A (ja) | 情報処理装置 | |
| JPH03154951A (ja) | データ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090417 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |