JP2988901B2 - 並直列ポートを有するｉｃ上のエラー検出装置及びエラー検出方法 - Google Patents
並直列ポートを有するｉｃ上のエラー検出装置及びエラー検出方法Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/104—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error using arithmetic codes, i.e. codes which are preserved during operation, e.g. modulo 9 or 11 check
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- H—ELECTRICITY
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- H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
- H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
- H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
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Description
【０００１】
【発明の属する技術分野】本発明は、並直列及び直並列
ポートを備えたＩＣ上のエラー検出装置及びエラー検出
方法に関するものである。
ポートを備えたＩＣ上のエラー検出装置及びエラー検出
方法に関するものである。
【０００２】
【従来の技術】並列バスと直列バスとの間のインターフ
ェースを備えたＩＣが知られているが、一般に、それら
のＩＣは、エラーの検出及び回復装置及び方法は備えて
いない。なぜなら、通信は、直列リンクを問題にするよ
うなエラーを含まないという原則に基づいており、エラ
ーの検出及び回復は、ソフトウェアレベルにおけるより
高い層（キャリブレーションロス）で行われるからであ
る。
ェースを備えたＩＣが知られているが、一般に、それら
のＩＣは、エラーの検出及び回復装置及び方法は備えて
いない。なぜなら、通信は、直列リンクを問題にするよ
うなエラーを含まないという原則に基づいており、エラ
ーの検出及び回復は、ソフトウェアレベルにおけるより
高い層（キャリブレーションロス）で行われるからであ
る。
【０００３】本発明においては、直列リンクは１ギガボ
ーの直列リンクであり、同一タイプの二つのポートが、
直列リンクによって互いに通信するとともに、メッセー
ジの不正化及びキャリブレーションロス及び／またはプ
ロトコルの不統一によってエラー率がおよそ１０-17で
あるようなマシンが、互いに通信することを可能にする
と認めたとしても、直列リンクの速度とエラー率を考慮
に入れると、小さいと思われるこのエラー率が、二日に
一回は、重大なエラーとマシンの作動障害を発生させる
恐れがあることがわかる。
ーの直列リンクであり、同一タイプの二つのポートが、
直列リンクによって互いに通信するとともに、メッセー
ジの不正化及びキャリブレーションロス及び／またはプ
ロトコルの不統一によってエラー率がおよそ１０-17で
あるようなマシンが、互いに通信することを可能にする
と認めたとしても、直列リンクの速度とエラー率を考慮
に入れると、小さいと思われるこのエラー率が、二日に
一回は、重大なエラーとマシンの作動障害を発生させる
恐れがあることがわかる。
【０００４】
【発明が解決しようとする課題】したがって、本発明の
第一の目的は、エラーの検出と通信の良好な作動の制御
を可能にするＩＣ用の双方向の直並列リンクのインター
フェースを提供することにある。
第一の目的は、エラーの検出と通信の良好な作動の制御
を可能にするＩＣ用の双方向の直並列リンクのインター
フェースを提供することにある。
【０００５】
【課題を解決するための手段】上記目的は、並列バス
（Ｌ２ＣＢ、Ｃ２ＬＢ）と直列リンクとの間で入出力ポ
ート（１０９）を構成するための、直列リンクの制御機
能を有するＩＣ上の自動テスト組込み型高速度エラー検
出装置であって、前記ＩＣが、出力に直列化回路（１０
９Ｔ）、入力に非直列化回路（１０９Ｒ）を有し、さら
に、挿入バッファＩ−ｓｂの各出力が、二入力型排他的
論理和機能を有し、その各第二入力が、置換情報を構成
するために挿入バッファから生じる挿入情報とともに伝
送される情報（ｏ−ｓ）を受取り、追加バッファＩ−ｔ
ｂは、置換シーケンスの送信を有効化するために追加バ
ッファＩ−ｔｂ中に記憶されたシーケンスと、排他的論
理和の出力として供給されたシーケンスの比較を可能
し、該追加バッファＩ−ｔｂが有効化ビット（ｔｖ）
と、比較されるシーケンス（ｔｃ）を備えていることを
特徴とするエラー検出装置によって達成される。
（Ｌ２ＣＢ、Ｃ２ＬＢ）と直列リンクとの間で入出力ポ
ート（１０９）を構成するための、直列リンクの制御機
能を有するＩＣ上の自動テスト組込み型高速度エラー検
出装置であって、前記ＩＣが、出力に直列化回路（１０
９Ｔ）、入力に非直列化回路（１０９Ｒ）を有し、さら
に、挿入バッファＩ−ｓｂの各出力が、二入力型排他的
論理和機能を有し、その各第二入力が、置換情報を構成
するために挿入バッファから生じる挿入情報とともに伝
送される情報（ｏ−ｓ）を受取り、追加バッファＩ−ｔ
ｂは、置換シーケンスの送信を有効化するために追加バ
ッファＩ−ｔｂ中に記憶されたシーケンスと、排他的論
理和の出力として供給されたシーケンスの比較を可能
し、該追加バッファＩ−ｔｂが有効化ビット（ｔｖ）
と、比較されるシーケンス（ｔｃ）を備えていることを
特徴とするエラー検出装置によって達成される。
【０００６】
【０００７】他の特徴によれば、比較されるシーケンス
は、トークン、ＣＲＣ、データ、フレームの終り、アイ
ドルメッセージまたはヌル（アイドル）文字とすること
ができる。
は、トークン、ＣＲＣ、データ、フレームの終り、アイ
ドルメッセージまたはヌル（アイドル）文字とすること
ができる。
【０００８】他の特徴によれば、ポートは、直列化回路
の出力を非直列化回路の入力上に再ループさせる直列リ
ンクを有し、前記直列リンクは、制御レジスタによって
供給される再ループの制御の入力によって有効化され
る。
の出力を非直列化回路の入力上に再ループさせる直列リ
ンクを有し、前記直列リンクは、制御レジスタによって
供給される再ループの制御の入力によって有効化され
る。
【０００９】他の特徴によれば、ポートは、非直列化回
路の出力において、フレームの開始、フレームの終り、
トークンのような制御文字、あるいはあらゆる非アイド
ル文字を記憶するヒストリバッファを備えている。
路の出力において、フレームの開始、フレームの終り、
トークンのような制御文字、あるいはあらゆる非アイド
ル文字を記憶するヒストリバッファを備えている。
【００１０】他の特徴によれば、ヒストリバッファ中に
記憶された文字は、検出されたエラーの原因を決定する
ためにＩＣによって使用される。
記憶された文字は、検出されたエラーの原因を決定する
ためにＩＣによって使用される。
【００１１】他の特徴によれば、ポートは、並列バスか
ら生じ送信されるデータ用の少なくとも一つのバッファ
（ＴＤＢＵＦ）または受信されるデータ用の少なくとも
一つのバッファ（ＲＤＢＵＦ）を備えており、また送信
部分については、入力バッファ（ＴＤＢＵＦ）と出力直
列化回路との間にＣＲＣコードの発生回路を備え、受信
部分については、出力バッファ（ＲＤＢＵＦ）と入力非
直列化回路との間にＣＲＣコードの制御回路を備えてい
る。
ら生じ送信されるデータ用の少なくとも一つのバッファ
（ＴＤＢＵＦ）または受信されるデータ用の少なくとも
一つのバッファ（ＲＤＢＵＦ）を備えており、また送信
部分については、入力バッファ（ＴＤＢＵＦ）と出力直
列化回路との間にＣＲＣコードの発生回路を備え、受信
部分については、出力バッファ（ＲＤＢＵＦ）と入力非
直列化回路との間にＣＲＣコードの制御回路を備えてい
る。
【００１２】他の特徴によれば、直列化回路と非直列化
回路は、直列リンクの速度である１ギガボーで作動す
る。
回路は、直列リンクの速度である１ギガボーで作動す
る。
【００１３】他の特徴によれば、ＣＲＣの発生回路は、
９ビットバイト（nine-bit byte）の制御に対応するシ
フト後にＣＲＣを計算するために並列アルゴリズムの使
用によって１６ビットのワードを供給する。
９ビットバイト（nine-bit byte）の制御に対応するシ
フト後にＣＲＣを計算するために並列アルゴリズムの使
用によって１６ビットのワードを供給する。
【００１４】他の特徴によれば、送信または受信データ
バッファ（ＴＤＢＵＦ、ＲＤＢＵＦ）は、ＩＣの内部バ
スの周波数に対応する周波数を有するシステムクロック
で作動する。
バッファ（ＴＤＢＵＦ、ＲＤＢＵＦ）は、ＩＣの内部バ
スの周波数に対応する周波数を有するシステムクロック
で作動する。
【００１５】他の特徴によれば、直列送信における９／
１２エンコーダ回路は直列化回路に接続され、受信にお
ける９／１２デコーダ回路は、９ビットのノーマル文字
と制御文字とを、受信の際に伝送におけるクロック信号
及びアイドルの直流成分の抽出を可能にする１２ビット
のコードに変換するために非直列化回路に接続されてい
る。
１２エンコーダ回路は直列化回路に接続され、受信にお
ける９／１２デコーダ回路は、９ビットのノーマル文字
と制御文字とを、受信の際に伝送におけるクロック信号
及びアイドルの直流成分の抽出を可能にする１２ビット
のコードに変換するために非直列化回路に接続されてい
る。
【００１６】本発明の他の目的は、エラーの検出方法を
提案することである。
提案することである。
【００１７】上記目的は、エラー注入メカニズムを有す
るＣＲＣ回路と高速度直並列通信ポート上のエラー検出
方法であって、伝送される情報をポートに送る段階と、
伝送される情報のＣＲＣを計算し、伝送される情報に対
応するＣＲＣを記憶する段階と、エラーの注入メカニズ
ムの有効化によって誤った情報を発生させる段階及び同
一タイプのポートを備えたＩＣに該誤った情報を伝送す
る段階と、受信ポートのＣＲＣチェック回路によってデ
ータのエラーを検出する段階と、送信ポートのＩＣへの
割込みメッセージを送る段階と、受信ポートのＣＲＣ回
路によって計算された値を送信ポートの並列バスに接続
されたマイクロプロセッサによって読取る段階と、記憶
された値と読取られた値とを比較する段階と、を有し、
エラー注入メカニズムが、エラーを発生させるために伝
送される情報と組み合わされる注入情報を注入バッファ
Ｉ−ｓｂ中に記憶する段階と、一つまたは二つの文字の
シーケンスを有する注入メカニズムの活性化バッファＩ
−ｔｂをロードする段階と、組み合わされた情報が活性
化バッファの情報に対応するとすぐに、送信される情報
と注入情報との組合わせの結果生じる置換情報を注入情
報と置換する段階とを有する方法によって達成される。
るＣＲＣ回路と高速度直並列通信ポート上のエラー検出
方法であって、伝送される情報をポートに送る段階と、
伝送される情報のＣＲＣを計算し、伝送される情報に対
応するＣＲＣを記憶する段階と、エラーの注入メカニズ
ムの有効化によって誤った情報を発生させる段階及び同
一タイプのポートを備えたＩＣに該誤った情報を伝送す
る段階と、受信ポートのＣＲＣチェック回路によってデ
ータのエラーを検出する段階と、送信ポートのＩＣへの
割込みメッセージを送る段階と、受信ポートのＣＲＣ回
路によって計算された値を送信ポートの並列バスに接続
されたマイクロプロセッサによって読取る段階と、記憶
された値と読取られた値とを比較する段階と、を有し、
エラー注入メカニズムが、エラーを発生させるために伝
送される情報と組み合わされる注入情報を注入バッファ
Ｉ−ｓｂ中に記憶する段階と、一つまたは二つの文字の
シーケンスを有する注入メカニズムの活性化バッファＩ
−ｔｂをロードする段階と、組み合わされた情報が活性
化バッファの情報に対応するとすぐに、送信される情報
と注入情報との組合わせの結果生じる置換情報を注入情
報と置換する段階とを有する方法によって達成される。
【００１８】他の特徴によれば、この方法は、伝送用直
列化回路を、ＩＣの同一ポートの受信用非直列化回路上
に再ループさせる段階を備えている。
列化回路を、ＩＣの同一ポートの受信用非直列化回路上
に再ループさせる段階を備えている。
【００１９】
【００２０】他の特徴によれば、置換シーケンスの長さ
は８文字に限定される。
は８文字に限定される。
【００２１】本発明の限定的でない実施の形態を表す添
付の図面を参照して、以下の説明によって、本発明の他
の特徴と利点がより明らかになるだろう。
付の図面を参照して、以下の説明によって、本発明の他
の特徴と利点がより明らかになるだろう。
【００２２】
【発明の実施の形態】直列リンク制御ＳＬＣ（Serial L
ink Control）ブロックと呼ばれるポート１０0は、たと
えば図２Ａに表されているタイプのＩＣ中に組み込まれ
る。このＩＣ（１）は、図１と同一タイプの複数のポー
ト１０0、１０1、１０2、１０3を備えており、これらの
ポートは、たとえば３３ＭＨｚのシステム周波数におい
て、二つの７２ビットの並列データバス、入力における
Ｌ２ＣＢ（６）と出力におけるＣ２ＬＢ（７）と通信し
ている。これらの並列バスは、回路（３）のためには、
６４ビットバス（３０）を介してマイクロプロセッサ
（１１）とのインターフェース機能を実行し、回路
（４）のためには、ＩＣがデータタイプのカード中に組
み込まれている場合にはそのＩＣのための移動機能（Ｍ
ＯＶＥＲ）を実行し、回路（５）のためには、メモリ制
御機能（Slave Control）を実行する論理回路と通信し
ている。これらの回路（３、４、５）はまた、二つの７
２ビットのデータバスＭ２ＣＢ（９）とＣ２ＭＢ（８）
によって、図２Ｂに表されているように拡張メモリＥＭ
Ｕ（１２ｃ）またはメインメモリＭＭＵ（１２ａ、図２
Ｂ）から生じる３６ビットバスとの通信を可能にする二
つの入出力インターフェースＩＯＢＸ２0、２1と通信し
ている。制御バスＣＰＢによって、ＩＣ（１）と通信し
ているマイクロプロセッサ（１１）は、ＩＣ中に存在す
る各回路（３、４、５、２、１０）の制御及びステータ
ス（Status）レジスタにアクセスすることが可能にな
る。このＩＣ（１）は、メインメモリ（１２ａ）と、複
数のシステムによって共有できる拡張メモリ（１２ｃ）
を備えたマシン中で使用される。本発明による第一のマ
スタＩＣ（１ａ）は、バス（３０）によって第一のプロ
セッサ（１１ａ）と、またインターフェースＩＯＢＸに
よってメモリ（１２ａ）と通信しているのに対して、第
二のスレーブＩＣ（１ｃ）は、一方では第一のマスタ回
路（１ａ）と、もう一方ではバス（３０ａ）によって、
第二のプロセッサ（１１ｃ）及び拡張メモリ（１２ｃ）
と通信している。回路（１ａ）の並直列送信用及び直並
列受信用ポート（１０ａ）は、送信部分については、伝
送バスＣ２ＬＢに接続された８×７２ビットの一対のデ
ータバッファＴＤＢＵＦを備えている。マルチプレクサ
（１０３）によって、ヘッダを含む制御信号のバッファ
ＴＣＢＵＦまたはバッファＴＤＢＵＦのいずれか一つを
選択することが可能になる。マルチプレクサ（１０３）
から生じる情報は、逆アセンブル回路（１０５）に送ら
れ、この回路は、送信される文字を構成する９ビットの
文字の連続を発生する。この逆アセンブル回路（１０
５）はまた、巡回冗長検査文字ＣＲＣの発生回路（１０
６T）に接続されている。第二のマルチプレクサ（１０
７）は、制御文字を９ビットバイトで形成されたノーマ
ル文字に結び付けることによって、また１２ビットにお
いてスタート文字とストップ文字によって補うことで伝
送される情報の９／１２符号化を可能にするエンコーダ
（１０８T）に送信される信号を選択することができ
る。９／１２符号化は、直列ラインに送信された信号が
直流成分（ＤＣBalance）を有しないように行われる。
マルチプレクサ（１０７）は、トークンの少なくとも一
つの２ビットカウンタを含む直列リンクの伝送ステータ
スユニット（１０２１T）から生じる信号を受け取る。
一つのトークンを表すカウンタの各ビットは、連結され
たバッファの使用可能性を示す。マルチプレクサ（１０
７）は、置換ステータスユニット（１０２２T）から生
じる信号と、ポートの初期化ステータスユニット（１０
２３T）から生じる信号を受け取る。エンコーダ（１０
８T）の出力は、直列化回路（１０９T）に接続され、そ
の出力は、１ギガビット／秒の速度で信号を送る直列ラ
イン（１２０）を構成する。
ink Control）ブロックと呼ばれるポート１０0は、たと
えば図２Ａに表されているタイプのＩＣ中に組み込まれ
る。このＩＣ（１）は、図１と同一タイプの複数のポー
ト１０0、１０1、１０2、１０3を備えており、これらの
ポートは、たとえば３３ＭＨｚのシステム周波数におい
て、二つの７２ビットの並列データバス、入力における
Ｌ２ＣＢ（６）と出力におけるＣ２ＬＢ（７）と通信し
ている。これらの並列バスは、回路（３）のためには、
６４ビットバス（３０）を介してマイクロプロセッサ
（１１）とのインターフェース機能を実行し、回路
（４）のためには、ＩＣがデータタイプのカード中に組
み込まれている場合にはそのＩＣのための移動機能（Ｍ
ＯＶＥＲ）を実行し、回路（５）のためには、メモリ制
御機能（Slave Control）を実行する論理回路と通信し
ている。これらの回路（３、４、５）はまた、二つの７
２ビットのデータバスＭ２ＣＢ（９）とＣ２ＭＢ（８）
によって、図２Ｂに表されているように拡張メモリＥＭ
Ｕ（１２ｃ）またはメインメモリＭＭＵ（１２ａ、図２
Ｂ）から生じる３６ビットバスとの通信を可能にする二
つの入出力インターフェースＩＯＢＸ２0、２1と通信し
ている。制御バスＣＰＢによって、ＩＣ（１）と通信し
ているマイクロプロセッサ（１１）は、ＩＣ中に存在す
る各回路（３、４、５、２、１０）の制御及びステータ
ス（Status）レジスタにアクセスすることが可能にな
る。このＩＣ（１）は、メインメモリ（１２ａ）と、複
数のシステムによって共有できる拡張メモリ（１２ｃ）
を備えたマシン中で使用される。本発明による第一のマ
スタＩＣ（１ａ）は、バス（３０）によって第一のプロ
セッサ（１１ａ）と、またインターフェースＩＯＢＸに
よってメモリ（１２ａ）と通信しているのに対して、第
二のスレーブＩＣ（１ｃ）は、一方では第一のマスタ回
路（１ａ）と、もう一方ではバス（３０ａ）によって、
第二のプロセッサ（１１ｃ）及び拡張メモリ（１２ｃ）
と通信している。回路（１ａ）の並直列送信用及び直並
列受信用ポート（１０ａ）は、送信部分については、伝
送バスＣ２ＬＢに接続された８×７２ビットの一対のデ
ータバッファＴＤＢＵＦを備えている。マルチプレクサ
（１０３）によって、ヘッダを含む制御信号のバッファ
ＴＣＢＵＦまたはバッファＴＤＢＵＦのいずれか一つを
選択することが可能になる。マルチプレクサ（１０３）
から生じる情報は、逆アセンブル回路（１０５）に送ら
れ、この回路は、送信される文字を構成する９ビットの
文字の連続を発生する。この逆アセンブル回路（１０
５）はまた、巡回冗長検査文字ＣＲＣの発生回路（１０
６T）に接続されている。第二のマルチプレクサ（１０
７）は、制御文字を９ビットバイトで形成されたノーマ
ル文字に結び付けることによって、また１２ビットにお
いてスタート文字とストップ文字によって補うことで伝
送される情報の９／１２符号化を可能にするエンコーダ
（１０８T）に送信される信号を選択することができ
る。９／１２符号化は、直列ラインに送信された信号が
直流成分（ＤＣBalance）を有しないように行われる。
マルチプレクサ（１０７）は、トークンの少なくとも一
つの２ビットカウンタを含む直列リンクの伝送ステータ
スユニット（１０２１T）から生じる信号を受け取る。
一つのトークンを表すカウンタの各ビットは、連結され
たバッファの使用可能性を示す。マルチプレクサ（１０
７）は、置換ステータスユニット（１０２２T）から生
じる信号と、ポートの初期化ステータスユニット（１０
２３T）から生じる信号を受け取る。エンコーダ（１０
８T）の出力は、直列化回路（１０９T）に接続され、そ
の出力は、１ギガビット／秒の速度で信号を送る直列ラ
イン（１２０）を構成する。
【００２３】直列化回路は、直列ループのリンク（１０
９０）によってポート（１００）の受信回路の非直列化
回路（１０９R）へ接続されている。このリンク（１０
９０）は、信号（Ｉｃｔ０３）によって非直列化回路
（１０９R）上で有効化される。
９０）によってポート（１００）の受信回路の非直列化
回路（１０９R）へ接続されている。このリンク（１０
９０）は、信号（Ｉｃｔ０３）によって非直列化回路
（１０９R）上で有効化される。
【００２４】マルチプレクサ（１０７）はまた、伝送ス
テータスユニットの信号を受け取る。各送信バッファ
は、Istatus０：６とIstrw０：３を受け取る送信バッフ
ァの管理ステータスユニット（１０１T）によって制御
され、Inrdy信号を送信する。
テータスユニットの信号を受け取る。各送信バッファ
は、Istatus０：６とIstrw０：３を受け取る送信バッフ
ァの管理ステータスユニット（１０１T）によって制御
され、Inrdy信号を送信する。
【００２５】非直列化回路（１０９R）は、送信回路の
エンコーダ（１０８T）と同じ原理で作動するデコーダ
（１０８R）に接続されている。この受信回路のデコー
ダは、直列で受信されるデータをビットメッセージ（１
×７２、３×７２、８×７２、９×７２）に変換するた
めにデータのアセンブル回路（１０４）に各データの９
ビットを送る。これらのデータは、一対のデータの受信
バッファ（ＲＤＢＵＦ）中にロードされる。この一対の
データ受信バッファ（ＲＤＢＵＦ）は、受信バッファ管
理ユニット（１０１R）によって制御され、メッセージ
のヘッダを含む一対の制御の受信バッファ（ＲＣＢＵ
Ｆ）に連結される。受信回路のデコーダ（１０８R）の
出力は、比較のための巡回冗長検査文字ＣＲＣを生成す
るメッセージの検証コード回路（１０６T）に接続され
ている。ＣＲＣN+1は、図５のデータフォーマットにし
たがって、先行するＣＲＣNのビットの値Ｒiと受取った
データＤiに基づいて計算された値Ｘiで図５に表されて
いる巡回置換アルゴリズムによって、１６ビットにおい
てＣＲＣを計算することによって、データの９ビットの
各受信後に更新される。このデコーダ（１０８R）によ
って伝送された情報はまた、一方ではヒストリバッファ
を構成するステータスユニット（１０２２R）に、もう
一方では受信ポートのステータスユニット（１０２
１R）に、さらにポートの初期化ステータスユニット
（１０２３R）に伝送される。
エンコーダ（１０８T）と同じ原理で作動するデコーダ
（１０８R）に接続されている。この受信回路のデコー
ダは、直列で受信されるデータをビットメッセージ（１
×７２、３×７２、８×７２、９×７２）に変換するた
めにデータのアセンブル回路（１０４）に各データの９
ビットを送る。これらのデータは、一対のデータの受信
バッファ（ＲＤＢＵＦ）中にロードされる。この一対の
データ受信バッファ（ＲＤＢＵＦ）は、受信バッファ管
理ユニット（１０１R）によって制御され、メッセージ
のヘッダを含む一対の制御の受信バッファ（ＲＣＢＵ
Ｆ）に連結される。受信回路のデコーダ（１０８R）の
出力は、比較のための巡回冗長検査文字ＣＲＣを生成す
るメッセージの検証コード回路（１０６T）に接続され
ている。ＣＲＣN+1は、図５のデータフォーマットにし
たがって、先行するＣＲＣNのビットの値Ｒiと受取った
データＤiに基づいて計算された値Ｘiで図５に表されて
いる巡回置換アルゴリズムによって、１６ビットにおい
てＣＲＣを計算することによって、データの９ビットの
各受信後に更新される。このデコーダ（１０８R）によ
って伝送された情報はまた、一方ではヒストリバッファ
を構成するステータスユニット（１０２２R）に、もう
一方では受信ポートのステータスユニット（１０２
１R）に、さらにポートの初期化ステータスユニット
（１０２３R）に伝送される。
【００２６】受信バッファの管理ステータスユニット
（１０１R）は、三つの信号（Connect、Outrdy、Status
０：１０）を送信し、入力において三本のライン上で情
報（Istrr０：３）を受け取る。
（１０１R）は、三つの信号（Connect、Outrdy、Status
０：１０）を送信し、入力において三本のライン上で情
報（Istrr０：３）を受け取る。
【００２７】信号（Outrdy）は、出力がスタンバイして
いることを示し、この信号は読取り待機状態の完全なメ
ッセージが存在することを示している。信号Statusは、
出力のステータスを示す。たとえば割り込みか否か、分
割不能オペレーションか否か、メモリアクセス／アクセ
スレジスタ、ローカル／リモートまたはＩＳＣＯＮ／非
ＩＳＣＯＮ、マイクロプロセッサ／移動（ＭＯＶＥＲ）
−スレーブ（ＳＬＡＶＥ）、遅延レスポンスか否か、最
新メッセージか否か、データのエラーか否か、メモリ外
アドレスか否か、無意味メッセージか否かといったステ
ータスである。出力Connectは、ＳＬＣポート（１０0）
が、この出力が非活性化されたときには接続が切断され
ることを示す。
いることを示し、この信号は読取り待機状態の完全なメ
ッセージが存在することを示している。信号Statusは、
出力のステータスを示す。たとえば割り込みか否か、分
割不能オペレーションか否か、メモリアクセス／アクセ
スレジスタ、ローカル／リモートまたはＩＳＣＯＮ／非
ＩＳＣＯＮ、マイクロプロセッサ／移動（ＭＯＶＥＲ）
−スレーブ（ＳＬＡＶＥ）、遅延レスポンスか否か、最
新メッセージか否か、データのエラーか否か、メモリ外
アドレスか否か、無意味メッセージか否かといったステ
ータスである。出力Connectは、ＳＬＣポート（１０0）
が、この出力が非活性化されたときには接続が切断され
ることを示す。
【００２８】入力Istrrは、ＦＩＦＯオーダーにおいて
受信ポートの読取りを可能にし、メッセージの最後のダ
ブルワードを読取るコマンドは、このように自由になる
バッファと連結したフロー制御文字（トークン）を発生
させる。このフロー制御文字は、受信バッファの管理ス
テータスユニット（１０１R）から送信の管理ステータ
スユニットに伝送され、その管理ステータスユニットを
通して、その受信バッファ（ＲＤＢＵＦ）が読取られた
ばかりの受信ポート（１０９R）に直列リンク中で連結
されているカード（１ｃ）の入力ポート（１０ｃ）にこ
の情報を伝送させることができるように、マルチプレク
サ（１０７）に伝送される。送信バッファの管理ステー
タスユニット（１０１T）は、二つの入力Istatus及びIs
trwと一つの出力Inrdyを備えている。この出力Inrdy
は、書込まれるために待機している自由送信バッファ
（ＴＤＢＵＦ）が存在することを示している。ラインIs
tatusは、書込まれるメッセージのタイプを明らかに
し、ステータスの二つの最初のビットの値に応じて、以
下の指示を決定することができる。すなわち、００は使
用されず、０１はデータのみが問題となり、１０はヘッ
ダが対象となり、１１はヘッダとデータが対象となる。
第三のビットIstatusは最新のメッセージであるか否か
を示す。第四のビットはデータエラーがあるか否かを示
す。また第五のビットは、メモリーへの外部アクセスが
あるか否かを示す。
受信ポートの読取りを可能にし、メッセージの最後のダ
ブルワードを読取るコマンドは、このように自由になる
バッファと連結したフロー制御文字（トークン）を発生
させる。このフロー制御文字は、受信バッファの管理ス
テータスユニット（１０１R）から送信の管理ステータ
スユニットに伝送され、その管理ステータスユニットを
通して、その受信バッファ（ＲＤＢＵＦ）が読取られた
ばかりの受信ポート（１０９R）に直列リンク中で連結
されているカード（１ｃ）の入力ポート（１０ｃ）にこ
の情報を伝送させることができるように、マルチプレク
サ（１０７）に伝送される。送信バッファの管理ステー
タスユニット（１０１T）は、二つの入力Istatus及びIs
trwと一つの出力Inrdyを備えている。この出力Inrdy
は、書込まれるために待機している自由送信バッファ
（ＴＤＢＵＦ）が存在することを示している。ラインIs
tatusは、書込まれるメッセージのタイプを明らかに
し、ステータスの二つの最初のビットの値に応じて、以
下の指示を決定することができる。すなわち、００は使
用されず、０１はデータのみが問題となり、１０はヘッ
ダが対象となり、１１はヘッダとデータが対象となる。
第三のビットIstatusは最新のメッセージであるか否か
を示す。第四のビットはデータエラーがあるか否かを示
す。また第五のビットは、メモリーへの外部アクセスが
あるか否かを示す。
【００２９】さらに、信号Istrwによって、ＦＩＦＯオ
ーダーに送信バッファ（ＴＤＢＵＦ）を書込むことがで
きる。メッセージの最新ダブルワードを書込む信号Istr
wは、（たとえばポート１０ｃから）リモートの受信バ
ッファ（ＲＤＢＵＦ）が、直列リンク（１２０）に接続
された受信ポート（１０９R）によって自由であると宣
言されるとすぐにメッセージの伝送を初期化する。
ーダーに送信バッファ（ＴＤＢＵＦ）を書込むことがで
きる。メッセージの最新ダブルワードを書込む信号Istr
wは、（たとえばポート１０ｃから）リモートの受信バ
ッファ（ＲＤＢＵＦ）が、直列リンク（１２０）に接続
された受信ポート（１０９R）によって自由であると宣
言されるとすぐにメッセージの伝送を初期化する。
【００３０】ヒストリバッファ（Ｉ−ＨＢ）は１６の入
力を持ち、デコーダ（１０８Ｒ）によって直列リンクか
ら来る１６の最新文字もしくは、アイドル文字を排除す
ることによって１６の最新制御文字を含んでいる。直列
リンク上にエラーが生じると、ヒストリバッファ中への
書込みは、固有の制御によって制止することができ、バ
ッファの読取りは、マイクロプロセッサ（１１）によっ
て制御されるバッファの巡回走査を可能にするポインタ
（ＰＨＢ）によって行われる。ヒストリバッファの制御
は、制御バスＣＰＢに接続される制御レジスタ（ＩＣＬ
１）（図４Ｂ）によって行われる。
力を持ち、デコーダ（１０８Ｒ）によって直列リンクか
ら来る１６の最新文字もしくは、アイドル文字を排除す
ることによって１６の最新制御文字を含んでいる。直列
リンク上にエラーが生じると、ヒストリバッファ中への
書込みは、固有の制御によって制止することができ、バ
ッファの読取りは、マイクロプロセッサ（１１）によっ
て制御されるバッファの巡回走査を可能にするポインタ
（ＰＨＢ）によって行われる。ヒストリバッファの制御
は、制御バスＣＰＢに接続される制御レジスタ（ＩＣＬ
１）（図４Ｂ）によって行われる。
【００３１】ヒストリバッファＩＨＢは、ＣＰＢの制御
バスによってマイクロプロセッサ（１１ａ、１１ｃ）に
アクセス可能である。制御レジスタＩＣＬ１は、二つの
フィルタ（Ｆ１、Ｆ２）に接続される。第一のＦ１は、
ＩＣＬ１によって起動されると、制御文字のみを通し、
第一のＦ１が起動されない場合には、透明である。第二
のフィルタＦ２は、アイドルでないあらゆる文字を通
す。
バスによってマイクロプロセッサ（１１ａ、１１ｃ）に
アクセス可能である。制御レジスタＩＣＬ１は、二つの
フィルタ（Ｆ１、Ｆ２）に接続される。第一のＦ１は、
ＩＣＬ１によって起動されると、制御文字のみを通し、
第一のＦ１が起動されない場合には、透明である。第二
のフィルタＦ２は、アイドルでないあらゆる文字を通
す。
【００３２】置換ステータスユニット（１０２２T）
（図４Ａ）は、八つの入力をもつ置換バッファ（Ｉ−ｓ
ｂ）を備え、その内容は、排他的論理和（１０２２１）
中で７文字の長さにわたって、流出する文字のストリー
ム（ｏ−ｓ；Out going stream）と組み合わされる。
（図４Ａ）は、八つの入力をもつ置換バッファ（Ｉ−ｓ
ｂ）を備え、その内容は、排他的論理和（１０２２１）
中で７文字の長さにわたって、流出する文字のストリー
ム（ｏ−ｓ；Out going stream）と組み合わされる。
【００３３】置換は、活性化シーケンスの最新文字とと
もに始まる。送信バッファＴＤＢＵＦの有効な最新文字
に対応する流出ストリームの文字（ｏ−ｓ）は、排他的
論理和ゲート中で置換バッファ（Ｉ−ｓｂ）の第一の文
字と組み合わされる。
もに始まる。送信バッファＴＤＢＵＦの有効な最新文字
に対応する流出ストリームの文字（ｏ−ｓ）は、排他的
論理和ゲート中で置換バッファ（Ｉ−ｓｂ）の第一の文
字と組み合わされる。
【００３４】置換のない作動においては、置換バッファ
（Ｉ−ｓｂ）の読取りポインタＰＬは、置換バッファ
（Ｉ−ｓｂ）の最初の文字をアドレス指定する。アイド
ルであるこの文字は、排他的論理和（１０２２１）中で
ストリームの文字（ｏ−ｓ）と組み合わされることによ
って、これらのストリームの文字を変えず、さらにスト
リーム（ｏ−ｓ）はマルチプレクサ（１０７）に伝送さ
れる。
（Ｉ−ｓｂ）の読取りポインタＰＬは、置換バッファ
（Ｉ−ｓｂ）の最初の文字をアドレス指定する。アイド
ルであるこの文字は、排他的論理和（１０２２１）中で
ストリームの文字（ｏ−ｓ）と組み合わされることによ
って、これらのストリームの文字を変えず、さらにスト
リーム（ｏ−ｓ）はマルチプレクサ（１０７）に伝送さ
れる。
【００３５】二入力型活性化バッファ（Ｉ−ｔｂ）は、
その内容によって置換バーストが始動するときを決定す
る。このバッファＩ−ｔｂは、他の入力において流出ス
トリーム（ｏ−ｓ）を受け取る連結されたコンパレータ
（１０２２２）に活性化シーケンスｔｃを送る。この始
動の瞬間は、活性化シーケンス（ｔｃ）が流出文字のス
トリーム（ｏ−ｓ）に対応するときに与えられる。
その内容によって置換バーストが始動するときを決定す
る。このバッファＩ−ｔｂは、他の入力において流出ス
トリーム（ｏ−ｓ）を受け取る連結されたコンパレータ
（１０２２２）に活性化シーケンスｔｃを送る。この始
動の瞬間は、活性化シーケンス（ｔｃ）が流出文字のス
トリーム（ｏ−ｓ）に対応するときに与えられる。
【００３６】この場合、コンパレータの出力（１０２２
４）は、読取りポインタによってバッファＩ−ｓｂの八
つの文字の間でアドレス指定される置換文字を、流出ス
トリームの新しい文字の各々と同時に送ることができる
ように読取りポインタＰＬのインクリメンタ（１０２２
３）を起動させる。
４）は、読取りポインタによってバッファＩ−ｓｂの八
つの文字の間でアドレス指定される置換文字を、流出ス
トリームの新しい文字の各々と同時に送ることができる
ように読取りポインタＰＬのインクリメンタ（１０２２
３）を起動させる。
【００３７】これらの文字が同じであり、図３のラベル
Ｉｓｂに示された値を有する場合には、Ｉ−ＨＢにおい
てまたは排他的論理和の出力において回収される置換結
果が図３におけるＩ−ＨＢによって表される。
Ｉｓｂに示された値を有する場合には、Ｉ−ＨＢにおい
てまたは排他的論理和の出力において回収される置換結
果が図３におけるＩ−ＨＢによって表される。
【００３８】この活性化バッファ（Ｉ−ｔｂ）は、比較
に関連し、値００をとるときには置換を使用しないこと
を示す情報（ｔｖ）を備えている。情報（ｔｖ）が値１
０をとる場合には、活性化シーケンスの長さは１に等し
い。ｔｖが１１に等しいとき、活性化シーケンスの長さ
は２文字である。この置換回路は図４Ａに表されてい
る。
に関連し、値００をとるときには置換を使用しないこと
を示す情報（ｔｖ）を備えている。情報（ｔｖ）が値１
０をとる場合には、活性化シーケンスの長さは１に等し
い。ｔｖが１１に等しいとき、活性化シーケンスの長さ
は２文字である。この置換回路は図４Ａに表されてい
る。
【００３９】バスＣＰＢを通してマイクロプロセッサ
（１１ａ、１１ｃ）によってアクセス可能な書込みポイ
ンタＰＥは、バスＣＰＢによって置換バッファ中に置換
文字をロードすることができる。
（１１ａ、１１ｃ）によってアクセス可能な書込みポイ
ンタＰＥは、バスＣＰＢによって置換バッファ中に置換
文字をロードすることができる。
【００４０】このように、置換回路によって、望まれた
ときにエラーを挿入し、回路（ＣＲＣ）によってこれら
のエラーを検出することになる。したがって、リンク
（１０９０）及びコマンドIct０３によってポートをそ
れ自体に再ループさせることによって、エラー検出回路
（ＣＲＣ）の正確な動作を検出することができる。図２
Ｂに表されているように二つのポート（１０ａ、１０
ｃ）を接続すると、これら二つのポートはＩＣ（１ａ、
１ｃ）によってそれぞれのマイクロプロセッサ（１１
ａ、１１ｃ）に接続されているので、正しいＣＲＣが保
存される６４ビットの書込み要求を第一のプロセッサ
（１１ａ）によって送るといった内部自動テストを実施
することができる。
ときにエラーを挿入し、回路（ＣＲＣ）によってこれら
のエラーを検出することになる。したがって、リンク
（１０９０）及びコマンドIct０３によってポートをそ
れ自体に再ループさせることによって、エラー検出回路
（ＣＲＣ）の正確な動作を検出することができる。図２
Ｂに表されているように二つのポート（１０ａ、１０
ｃ）を接続すると、これら二つのポートはＩＣ（１ａ、
１ｃ）によってそれぞれのマイクロプロセッサ（１１
ａ、１１ｃ）に接続されているので、正しいＣＲＣが保
存される６４ビットの書込み要求を第一のプロセッサ
（１１ａ）によって送るといった内部自動テストを実施
することができる。
【００４１】プロセッサ（１１ａ）は、ポート（１０
ａ）のエラー注入メカニズムを強制し、メッセージ中に
明らかに偽りであるＣＲＣ制御文字を挿入する。この文
字は、スレーブＩＣ（１ｃ）のポート（１０ａ）からポ
ート（１０ｃ）へ伝送され、それ自体が第二のプロセッ
サ（１１ｃ）に結合されている。このポート（１０ｃ）
は、受取ったメッセージ中に挿入メカニズムによって含
まれた誤ったＣＲＣに対応しない受信メッセージのＣＲ
Ｃの計算によってデータエラーを検出する。このエラー
検出は、送信回路（１ａ）への割込みメッセージの送信
を発生し、このメッセージは、プロセッサ（１１ａ）に
よって受取られる。このプロセッサ（１１ａ）は、第二
ポート（１０ｃ）の回路中で、伝送されたデータに基づ
いて計算されたＣＲＣ値を読取り、記憶されたＣＲＣ値
が受取られたＣＲＣ値に対応していることを検証してＣ
ＲＣ回路が正確に動作したか否かを演繹する。
ａ）のエラー注入メカニズムを強制し、メッセージ中に
明らかに偽りであるＣＲＣ制御文字を挿入する。この文
字は、スレーブＩＣ（１ｃ）のポート（１０ａ）からポ
ート（１０ｃ）へ伝送され、それ自体が第二のプロセッ
サ（１１ｃ）に結合されている。このポート（１０ｃ）
は、受取ったメッセージ中に挿入メカニズムによって含
まれた誤ったＣＲＣに対応しない受信メッセージのＣＲ
Ｃの計算によってデータエラーを検出する。このエラー
検出は、送信回路（１ａ）への割込みメッセージの送信
を発生し、このメッセージは、プロセッサ（１１ａ）に
よって受取られる。このプロセッサ（１１ａ）は、第二
ポート（１０ｃ）の回路中で、伝送されたデータに基づ
いて計算されたＣＲＣ値を読取り、記憶されたＣＲＣ値
が受取られたＣＲＣ値に対応していることを検証してＣ
ＲＣ回路が正確に動作したか否かを演繹する。
【００４２】このように、ＩＣの入出力ポート中で使用
される単純なメカニズムによって、エラー率が非常に低
いとしても、エラーの検出と、このようにエラーの補正
を行なう高速度直列リンクにおける入出力ポート回路の
正確な動作の制御を行なうことができる。
される単純なメカニズムによって、エラー率が非常に低
いとしても、エラーの検出と、このようにエラーの補正
を行なう高速度直列リンクにおける入出力ポート回路の
正確な動作の制御を行なうことができる。
【００４３】エラーの診断は、割り込みを発生させる事
象のヒストリバッファからの読取りによって行われる。
このエラーの発生はまた、マシン中にエラーが伝播する
のを防ぐようにプロセッサに対して通信リンクの割り込
みを発生させる。
象のヒストリバッファからの読取りによって行われる。
このエラーの発生はまた、マシン中にエラーが伝播する
のを防ぐようにプロセッサに対して通信リンクの割り込
みを発生させる。
【００４４】当業者によって行われる他の改良もまた、
本発明の精神に含まれるものである。
本発明の精神に含まれるものである。
【図１】直並列インターフェースポートを構成するＩＣ
の部分を表す図である。
の部分を表す図である。
【図２Ａ】図１のインターフェースポートを組み込んだ
ＩＣの概略図である。
ＩＣの概略図である。
【図２Ｂ】図２ＡのＩＣを使用するマシンの構造図であ
る。
る。
【図３】伝送される情報ｏ−ｓ及び挿入バッファＩ−ｓ
ｂの文字に基づき、ヒストリバッファＨＢの内容を表す
図である。
ｂの文字に基づき、ヒストリバッファＨＢの内容を表す
図である。
【図４Ａ】エラー文字の置換回路を表す図である。
【図４Ｂ】ヒストリ回路を表す図である。
【図５】巡回冗長検査コード（ＣＲＣ）の計算メカニズ
ムを表す図である。
ムを表す図である。
１０９R 非直列化回路 １０９T 直列化回路 ２０９ 入出力ポート Ｌ２ＣＢ、Ｃ２ＬＢ 並列バス
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/00 G06F 11/00 G06F 11/10
Claims (14)
- 【請求項１】 並列バス（Ｌ２ＣＢ、Ｃ２ＬＢ）と直列
リンクとの間で入出力ポート（１０９）を構成するため
の、直列リンクの制御機能を有するＩＣ上の自動テスト
組込み型高速度エラー検出装置であって、前記ＩＣが、
出力に直列化回路（１０９Ｔ）、入力に非直列化回路
（１０９Ｒ）を有し、さらに、挿入バッファＩ−ｓｂの
各出力が、二入力型排他的論理和機能を有し、その各第
二入力が、置換情報を構成するために挿入バッファから
生じる挿入情報とともに伝送される情報（ｏ−ｓ）を受
取り、追加バッファＩ−ｔｂは、置換シーケンスの送信
を有効化するために追加バッファＩ−ｔｂ中に記憶され
たシーケンスと、排他的論理和の出力として供給された
シーケンスの比較を可能し、該追加バッファＩ−ｔｂが
有効化ビット（ｔｖ）と、比較されるシーケンス（ｔ
ｃ）を備えていることを特徴とするエラー検出装置。 - 【請求項２】 比較されるシーケンス（ｔｃ）が、アイ
ドル文字またはアイドルメッセージとすることができる
ことを特徴とする請求項１に記載の検出装置。 - 【請求項３】 比較されるシーケンス（ｔｃ）が、フレ
ームの開始、フレームの終り、トークン、またはあらゆ
る非アイドル文字などの制御文字とすることができるこ
とを特徴とする請求項１に記載の装置。 - 【請求項４】 ポート（１０９）が、非直列化回路（１
０９Ｒ）の入力上に直列化回路（１０９Ｔ）の出力を再
ループする直列リンク（１０９０）を有し、前記直列リ
ンクが、制御レジスタによって与えられた再ループのコ
マンドの入力によって有効化されることを特徴とする請
求項１から３のいずれか一項に記載の装置。 - 【請求項５】 ポートが、非直列化回路（１０９Ｒ）の
出力において、フレームの開始、フレームの終り、トー
クンなどの制御文字、あるいはあらゆる非アイドル文字
を記憶するヒストリバッファ（１０２２）を有すること
を特徴とする請求項４に記載の装置。 - 【請求項６】 ヒストリバッファ（１０２２）中に記憶
された文字が、検出されたエラーの原因を決定するため
に、またはエラーの検出メカニズムが実際に動いている
かどうかを検証するために、ＩＣによって使用されるこ
とを特徴とする請求項５に記載の装置。 - 【請求項７】 ポート（１０９）が、それぞれ、ＣＲＣ
コード発生回路の送信部分について、またはＣＲＣコー
ドの制御回路の受信部分について、入力バッファ（ＴＤ
ＢＵＦ）と出力直列化回路との間で、あるいは出力バッ
ファ（ＲＤＢＵＦ）と入力非直列化回路との間で、並列
バスから生じる送信されるデータ用のバッファ（ＴＤＢ
ＵＦ）、または受信されるデータ用のバッファ（ＲＤＢ
ＵＦ）を少なくとも一つ有することを特徴とする請求項
１から６のいずれか一項に記載の装置。 - 【請求項８】 直列化及び非直列化回路が、直列リンク
の速度である１ギガボーで作動することを特徴とする請
求項４に記載の装置。 - 【請求項９】 ＣＲＣの発生回路が、９ビットバイトの
制御に対応するシフト後にＣＲＣを計算するために並列
アルゴリズムの使用によって１６ビットのワードを供給
することを特徴とする請求項７に記載の装置。 - 【請求項１０】 送信データバッファ（ＴＤＢＵＦ）ま
たは受信データバッファ（ＲＤＢＵＦ）が、ＩＣの内部
バスに対応する周波数を有する固有のシステムクロック
で作動することを特徴とする請求項７に記載の装置。 - 【請求項１１】 直列送信における９／１２エンコーダ
回路が、直列化回路（１０９Ｔ）に接続され、受信にお
ける９／１２デコーダ回路が、９ビットのノーマル文字
と制御文字とを、受信の際に、送信におけるクロック信
号及びアイドルの直流成分の抽出を可能にする１２ビッ
トのコードに変換するために非直列化回路（１０９Ｒ）
に接続されていることを特徴とする請求項１から１０の
いずれか一項に記載の装置。 - 【請求項１２】 エラー注入メカニズムを有するＣＲＣ
回路と高速度直並列通信ポート上のエラー検出方法であ
って、 伝送される情報をポートに送る段階と、 伝送される情報のＣＲＣを計算し、伝送される情報に対
応するＣＲＣを記憶する段階と、 エラーの注入メカニズムの有効化によって誤った情報を
発生させる段階及び同一タイプのポートを備えたＩＣに
該誤った情報を伝送する段階と、 受信ポートのＣＲＣチェック回路によってデータのエラ
ーを検出する段階と、 送信ポートのＩＣへの割込みメッセージを送る段階と、 受信ポートのＣＲＣ回路によって計算された値を送信ポ
ートの並列バスに接続されたマイクロプロセッサによっ
て読取る段階と、 記憶された値と読取られた値とを比較する段階と、 を有し、 エラー注入メカニズムが、 エラーを発生させるために伝送される情報と組み合わさ
れる注入情報を注入バッファＩ−ｓｂ中に記憶する段階
と、 一つまたは二つの文字のシーケンスを有する注入メカニ
ズムの活性化バッファＩ−ｔｂをロードする段階と、 組み合わされた情報が活性化バッファの情報に対応する
とすぐに、送信される情報と注入情報との組合わせの結
果生じる置換情報を注入情報と置換する段階とを有する
方法。 - 【請求項１３】 伝送用直列化回路（１０９Ｔ）を、Ｉ
Ｃの同一ポートの受信用非直列化回路（１０９Ｒ）上に
再ループする段階を有することを特徴とする請求項１２
に記載のエラー検出方法。 - 【請求項１４】 置換シーケンスの長さが８文字に限定
されていることを特徴とする請求項１２に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9701944 | 1997-02-19 | ||
| FR9701944A FR2759796B1 (fr) | 1997-02-19 | 1997-02-19 | Dispositif et procede de detection d'erreurs sur un circuit integre comportant un port parallele serie |
Publications (2)
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