JP3562818B2 - ディスクアレイシステム内のバスコンフィギュレーションエラーの検出装置及び検出方法 - Google Patents
ディスクアレイシステム内のバスコンフィギュレーションエラーの検出装置及び検出方法 Download PDFInfo
- Publication number
- JP3562818B2 JP3562818B2 JP08657792A JP8657792A JP3562818B2 JP 3562818 B2 JP3562818 B2 JP 3562818B2 JP 08657792 A JP08657792 A JP 08657792A JP 8657792 A JP8657792 A JP 8657792A JP 3562818 B2 JP3562818 B2 JP 3562818B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- array
- data
- configuration
- configuration error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0727—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a storage system, e.g. in a DASD or network based storage system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0793—Remedial or corrective actions
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Description
【０００１】
【産業上の利用分野】
本発明はコンピューターシステムのディスクアレイ（ｄｉｓｋ ａｒｒａｙ）格納デバイスに関し、特にディスクアレイに対するバスコンフィギュレーションエラー検出システムに関する。
【０００２】
【従来の技術】
近年コンピューター処理能力および速度、主メモリの速度および容量、ならびにコンピューターソフトウェアの大きさおよび複雑度が増大し続けているため、一層高速に動作する一層大容量の２次メモリ格納装置の需要が生じている。磁気ディスクは現今のコンピューターシステムに使用される最も普及した外部メモリ手段すなわち２次メモリ格納手段をなしている。残念ながら大きな磁気ディスクの性能の改良はプロセッサおよび主メモリの性能改良に追いついていない。しかしながら、並列アレイの形態になって接続され、ホストコンピューターに対して単一の大型高速ディスクのように働く廉価で小さな多数のディスクドライブを以て単一の大型かつ高価なディスクドライブを置換することにより、著しく２次メモリの格納性能および費用を改善することができる。
【０００３】
ディスクアレイの設計として利用可能なものの数例が「廉価なディスクの冗長アレイの利用例（Ａ Ｃａｓｅ ｆｏｒ Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎ ｅｘｐｅｎｓｉｖｅ Ｄｉｓｋｓ、ＲＡＩＤ）」と題するデイヴィッド エイ パターソン、ガース ギブソン、およびランディー エイチ カッツ共著の記事（カリフォルニア大学 報告ＵＣＢ／ＣＳＤ８７／３９１号、１９８７年１２月）に記載されている。この記事をここに文献として引用する。この記事はディスクアレイについて検討したもので、ディスクアレイの性能、信頼性、電力消費および縮小拡大性（ｓｃａｌａｂｉｌｉｔｙ）に関する改良点について単一の大型磁気ディスクと比較して議論している。
【０００４】
ジム グレイ、ボブ ホースト、マーク ウォルカー共著の「ディスクアレイのパリティーストリッピング：許容可能なスループットを備えた低コスト高信頼性格納装置」と題する記事（タンデムコンピューターズインコーポレーテッド社、タンデムテクニカルレポート第９０．２号、１９９０年１月号）にはパリティーストリッピングと呼ばれる付加ディスクアレイ装置が紹介されている。この報告書をここに文献として引用する。
【０００５】
ディスクアレイのアーキテクチャーは必然的に、ホストシステムとディスクアレイ内の個々のディスクドライブとの間のデータ転送用のいくつかのデータバスを含む。これらのデータバスは各々いくつかのデータソース、例えばホストシステム、一つ以上のアレイディスクドライブ、パリティー発生回路、一時格納デバイス、あるいは診断データソース等、の一つからデータを受信するように接続することができる。しかしいかなる時点でも、多重ソースバスの駆動は唯一つのソースに対してのみ許されるのでなければならない。さもないとバス上には破壊されたデータが出現することになる。万一二つ以上のソースがバスを駆動しようとすると、一つ又はそれ以上のデータソースに破損が生じうる。それゆえ二つ以上のソースデバイスが同時にアレイを駆動する可能性を防止すること、すなわち万一そのような状況が生じたときはそれを検出する手段が与えられなければならない。
【０００６】
【発明が解決しようとする課題】
したがって本発明はディスクアレイ内のバスの競合を検出するための新規かつ有用な方法を与えることを課題とする。
【０００７】
このため、本発明は、複数のディスクドライブと当該ディスクドライブの各々に接続された多重ソースに係るアレイバス及び当該アレイバスを駆動する複数のバスドライバを含むディスクアレイシステム内のバスコンフィギュレーションエラーを検出するための装置であって、前記アレイバスの各々に関連するバスドライバの二つ以上がイネーブル状態にあるときは該当するアレイバスに関するバスコンフィグレーション割込信号を発生するように構成された前記アレイバスの各々に対応したバスコンフィギュレーションエラー検出器と、前記バスコンフィギュレーションエラー検出器の各々において発生された前記バスコンフィグレーション割込信号を受信してこれを結合し、当該アレイバスの少なくとも一つにバスコンフィギュレーションエラーを検出したことを示すアレイコンフィギュレーション割込信号を発生する手段と、を含むことを特徴とするバスコンフィギュレーションエラー検出装置を提供するものである。
本発明は、さらに、複数のディスクドライブと当該ディスクドライブの各々に接続された多重ソースに係るアレイバス及び当該アレイバスを駆動する複数のバスドライバを含むディスクアレイシステム内のバスコンフィギュレーションエラーを検出するための方法であって、前記アレイバスの各々に関連するバスドライバの各々がイネーブル状態であるか又は非イネーブル状態であるかを決定するステップと、前記アレイバスの各々に関連するバスドライバの二つ以上がイネーブル状態のときは該当するアレイバスに関するバスコンフィグレーション割込信号を発生するステップと、前記バスコンフィギュレーションエラー検出器の各々において発生された前記バスコンフィグレーション割込信号を受信してこれを結合し、当該アレイバスの少なくとも一つにバスコンフィギュレーションエラーを検出したことを示すアレイコンフィギュレーション割込信号を発生するステップの各ステップを含むことを特徴とするバスコンフィギュレーションエラー検出方法を提供するものである。
【０００８】
本発明のさらに別の課題はアレイバスドライバに連関する制御信号を復号することによりディスクアレイバスコンフィギュレーションの有効性検査を行う方法および装置を与えることである。
【０００９】
本発明のさらに別の課題は、コンフィギュレーション検査プロセスにおいて必要とされるソフトウェア条件を低減することのできるディスクアレイシステム内のバスコンフィギュレーションエラーを検出する新規かつ有用な方法および装置を与えることである。
【００１０】
【課題を解決するための手段】
本発明の装置は、ディスクアレイシステム内のバスコンフィギュレーションエラーを検出すると共に、ディスクアレイ内にコンフィギュレーションエラーが存在することをホストシステムに通知する割り込み信号を発生する。本装置は、一つ以上のソースにより駆動されるアレイ内の各バスごとに、バスコンフィギュレーションエラー検出器を含む。各バスコンフィギュレーションエラー検出器は当該検出器に対応するアレイバスに連関するバスドライバに対するイネーブル信号を監視し、そのバスを二つ以上のバスドライバがイネーブル化しようとするときはバス割り込み信号を発生する。すべての復号器により発生されたバス割り込み信号は加算器に与えられ、この加算器が受信した信号を結合して当該アレイに対し単一のコンフィギュレーション割り込み信号を発生する。
【００１１】
ここに開示する実施例では各バスコンフィギュレーションエラー検出器は複数のＡＮＤゲートを有する復号器を含む。これらのＡＮＤゲートは各々が、異なる有効コンビネーションバスイネーブル信号を復号するように構成されている。これらＡＮＤゲートの出力信号はＮＯＲゲートに与えられ、バス割り込み信号が発生する。ここに
開示した実施例はさらにフィルタ兼ラッチを含むが、これはアレイ割り込み信号に由来する不測の遷移を除去し、ホストシステムクロックにアレイ割り込み信号を同期させ、この信号を一クロックサイクル未満でタイミングを取り、コンフィギュレーションエラーが除去されるまで信号を保持するためのものである。
【００１２】
本発明の上記の目的、その他の目的、特徴、および利点は添付の図面と以下の詳細な説明から明かとなろう。
【００１３】
【実施例】
図１を参照すると、本発明のバスコンフィギュレーションエラー検出器を含んだ、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）ディスクアレイ制御器のブロック線図が見られる。この制御器はホストシステムデータバス１２とＳＣＳＩデータバス１６との間のインターフェースとなるホストＳＣＳＩアダプタ１４を含む。パリティの発生およびデータ路とパリティ路の決定はアレイデータ路チップ（Ａｒｒａｙ Ｄａｔａ Ｐａｔｈ Ｃｈｉｐ， ＡＤＰ）１０内で行われる。ＡＤＰチップ１０はＳＣＳＩデータバス１６を、番号２１ないし２６で示すさらに６個のデータバスに接続する。ＳＣＳＩバスインターフェースチップ３１ないし３５は、各ＳＣＳＩデータバス２１ないし２５と対応の外部ディスクドライブデータバス４１ないし４５との間のインターフェースとして働く。バス２６はＡＤＰチップ１０を６４キロバイトのスタティックＲＡＭ（ＳＲＡＭ）３６に接続する。ＡＤＰチップ１０、ＳＣＳＩアダプタ１４およびＳＣＳＩバスインターフェースチップ３１ないし３５はすべて専用のマイクロプロセッサ５１の制御の下に動作する。
【００１４】
図に示すデータバスはバス１６を除き、すべて９個のデータ線を含み、その一つはデータパリティ線である。バス１６は１６本のデータ線を含みその内の２本はバスパリティ線である。図には示してない追加の制御線、アクノレッジ線、メッセージ線もデータバスに含まれる。
【００１５】
ＳＣＳＩアダプタ１４、ＳＣＳＩバスインターフェースチップ３１ないし３５、ＳＲＡＭ３６、およびマイクロプロセッサ５１は市販されているものである。例えばホストＳＣＳＩアダプタ１４はファーストＳＣＳＩ２チップであり、ＳＣＳＩバスインターフェースチップ３１ないし３５はＮＣＲ ６５３Ｃ９６チップであり、マイクロプロセッサ５１はモトローラ ＭＣ６８０２０の１６又は２０メガヘルツ マイクロプロセッサである。またマイクロプロセッサバス上には１メガバイトＤＲＡＭ、１２８キロバイトＥＰＲＯＭ、８キロバイトのＥＥＰＲＯＭ、６８９０１多機能周辺制御器、種々の制御装置およびステータスレジスタが常駐している。
【００１６】
ＡＤＰチップ１０はデータ路の決定、データ多重化と多重化解除、パリティの発生ならびにＲＡＩＤレベル１、３、４、５の検査機能のすべてを扱うことのできる用途特定仕様の集積回路装置である。５チャンネルの間の非冗長データのデータ多重化も行われる。ＡＤＰチップ１０はＳＣＳＩアダプタ１４とＳＣＳＩバスインターフェースチップ３１ないし３５との間のデータ転送を扱う。このＡＤＰチップはまたＲＡＩＤレベル５の読み取り／修正／書き込みオペレーションの期間中の６４キロバイトＳＲＡＭへのデータ移動およびこのＳＲＡＭからのデータ移動を扱う。
【００１７】
図２は図１に示すＡＤＰチップの機能ブロック線図である。このＡＤＰチップは以下の内部機能ブロックからなる：診断モジュール６２、制御兼ステータスレジスタモジュール６４、割り込みモジュール６６およびインターフェースモジュール６８を含む制御論理ブロック６０と、ＤＭＡ ＦＩＦＯブロック７０と、データおよびパリティ経路決定（Ｄａｔａ ａｎｄ Ｐａｒｉｔｙ Ｒｏｕｔｉｎｇ）ブロック１００。
【００１８】
制御ブロック６０の主な機能は、本開示のデータ路およびパリティ路を構築、試験することである。インターフェースモジュール６８は、マイクロプロセッサ５１（図１）と制御ブロック内の制御レジスタおよびステータスレジスタとの間の通信およびデータ転送を行う基本的なマイクロプロセッサの読み取りおよび書き込みサイクル制御論理回路を含む。このインターフェースはマイクロプロセッサの読み取りおよび書き込みサイクルがアドレス位相（ａｄｄｒｅｓｓ ｐｈａｓｅ）とそれに続くデータ位相（ｄａｔａ ｐｈａｓｅ）とからなる多重アドレスおよびデータバス標準を利用する。アドレス位相の期間中、特定のレジスタがマイクロプロセッサにより選択される。後続のデータ位相期間中に、アドレスされたレジスタへデータが書き込まれ、又はこのレジスタから読み取られる。
【００１９】
制御兼ステータスレジスタモジュール６４は、上に概説したようにインターフェースモジュール６８の制御の下に置かれた多数の８ビットレジスタを含む。この制御レジスタの内容はデータおよびパリティ路のコンフィギュレーションを決定する。ステータスレジスタはマイクロプロセッサにコンフィギュレーションおよび割り込み情報を与える。
【００２０】
診断モジュール６２はホストと各アレイチャンネルに対する入力データレジスタおよび出力データレジスタを含む。これら入力レジスタはプロセッサにより負荷され、ホストバス１６、アレイバス２１ないし２５、ＳＲＡＭバス２６に、ホストもしくはアレイ転送をエミュレートするためのデータを与える。出力レジスタはいろいろのデータバスを経由してデータが負荷されるが、これら出力レジスタは、選択したデータの適切な動作性およびパリティ路コンフィギュレーションを検査するため、マイクロプロセッサにより読み取られる。
【００２１】
図２の制御ブロック６０内における割り込みモジュール６６は、制御論理回路を含む。この制御論理回路は、ＡＤＰチップや個々のアレイチャンネル割り込み信号（本発明により発生されるコンフィギュレーション割り込み信号を含む）のマスキング化およびグループ化に必要な回路である。当該制御論理回路におけるアレイチャンネル割り込み信号およびコンフィギュレーション割り込み信号を発生させる機能ブロック線図は、図４に示す。チャンネル割り込み信号および内部的に発生されたＡＤＰエラー割り込み信号のいずれの結合からもマイクロプロセッサのための割り込み信号を発生させることができる。
【００２２】
ＤＭＡ ＦＩＦＯブロック７０の機能は、アレイがデータを受領してそのデータを１８ビットバス１６から９ビットバス１８用に変換する準備が整うまで、ホストから受信したデータを保持することである。読み取りオペレーションの期間中、ＤＭＡ ＦＩＦＯブロック７０はホストシステムがデータを受領してこのデータを９ビットバス１８から８ビットバス１６用に変換するまで、データを保持する。
【００２３】
データ−パリティ経路決定ブロック１００はステアリング論理回路（ｓｔｅｅｒｉｎｇ ｌｏｇｉｃ）を含む。この回路はモジュール制御兼ステータスレジスタモジュール６４内に含まれる制御レジスタ中に配置された制御バイトに応答して、ホスト、ディスクアレイ、およびＳＲＡＭ３６間のデータおよびパリティ経路のコンフィギュレーションを構成するための回路である。ブロック１００はまたパリティを発生し、検査し、データの妥当性を検査し、データを同報通信し、データ転送を監視し、単一ディスクドライブの故障に起因する壊失データを回復するための論理回路を含む。
【００２４】
図３は図２に示すＤＭＡ ＦＩＦＯブロック７０および経路決定ブロック１００のブロック線図である。このデータ経路決定アーキテクチャーはチャンネル１ないしＮのいくつかのデータチャンネルを含む。チャンネル１ないしＮは各々ＳＣＳＩアダプタ１４と対応のバスインターフェースチップとの間のデータ路を与える。それらの二つを参照番号３１および３５で示す。
【００２５】
この第一のデータチャンネルは９ビットデータバス１６Ｕおよび１６Ｌとアレイバス２１との間に接続されたデータバンク１０１を含む。データバンク１０１は１６Ｕおよび１６Ｌから、又はトランシーバ１５０を経由して制御プロセッサバス５３から、受信したデータをアレイバス２１中に配置するため、保持する。アレイバス２１はデータバンク１０１をＳＣＳＩバスインターフェースチップ３１に接続するのみならず、システムパリティスイッチ１１０および制御プロセッサバス５３からデータを受信するための接続を含む。このシステムパリティスイッチは三状態バッファ１２１を介してバス２１につながる。トランシーバ１４１がアレイバス２１を制御プロセッサバス５３に接続する。このようにしてアレイバス２１は四つのデータソース、すなわちデータバンク１０１、三状態バッファ１２１を介してのシステムパリティスイッチ１１０、トランシーバ１４１を介しての制御プロセッサバス５３、およびバスインターフェースチップ３１、によって駆動することができる。データバンク１０１、トランシーバ１４１およびバスインターフェースチップ３１もまたアレイバス２１からデータを受信すべく動作できる。
【００２６】
アレイチャンネル２ないしＮはチャンネル１と同様の構成である。例えばチャンネルＮは１６Ｕおよび１６Ｌをデータバンク１０５およびアレイバス２５を介してバスインターフェースチップ３５に接続する。アレイバス２５もまたシステムパリティスイッチ１１０および制御プロセッサバス５３への接続を含む。このようにしてアレイチャンネルバス２ないしＮは四つのデータソースにより駆動できる。
【００２７】
図３にはまたスタティックＲＡＭ（ＳＲＡＭ）３６が示されている。このＳＲＡＭパリティスイッチ１１０又は他のアレイ素子から受信したデータを一時的に格納する。バス２６はパリティスイッチ１１０、プロセッサバス５３、およびＳＲＡＭ３６間のデータ路を与える。バス２６にはこれを駆動する三つのデータソース、すなわちＳＲＡＭ３６、三状態バッファ１２６を介してのパリティスイッチ１１０、およびトランシーバ１４６を介してのプロセッサバス５３、が接続されている。
【００２８】
上記の制御兼ステータスレジスタモジュール６４内に常駐する制御レジスタと、データバンク１０１ないし１０５、三状態バッファ１２１ないし１２６、トランシーバ１４１ないし１４６、１５０、バスインターフェースチップ３１ないし３５、およびＳＲＡＭ３６との間に、図示されていない制御線が設けられている。制御兼ステータスモジュール６４内に設けられたいくつかの制御レジスタ（図示して無し）がデータ路のコンフィギュレーション（構築）の責任をもち、種々バスドライバ（すなわちデータバンク、三状態バッファ、トランシーバ、バスインターフェースチップおよびＳＲＡＭ３６）のイネーブル化を制御する。
【００２９】
制御レジスタおよび関連の制御論理回路により与えられる、種々のバスドライバに対するイネーブル化信号は二進信号である。バスドライバは高論理状態のレベル信号を受信するとイネーブル化され、低論理状態信号を受信すると非イネーブル化される。図５の機能ブロック線図に示すバスコンフィギュレーション有効性検査回路は、イネーブル化信号のステータスを監視、復号して各アレイバスに連関する二つ以上のバスドライバが同時イネーブル化されないことを決定する。もしも二つ以上のバスドライバが同時的にいずれかのバス上でイネーブル化されると、割り込み信号が発生される。
【００３０】
図４は、アレイチャンネル割り込み信号２２１、２２５およびコンフィギュレーション割り込み信号１９５を発生するための機能ブロック線図を示す。このバスコンフィギュレーションの有効性を検出する回路は、レジスタ１６１およびアレイチャンネル１に連関されたコンフィギュレーションエラー検出回路１７１を含み、またレジスタ１６５およびアレイチャンネルＮに連関されたコンフィギュレーションエラー検出回路１７５を含むことがわかる。図示していないが、他のアレイチャンネルについても対応のレジスタおよび検出回路が設けられている。
【００３１】
各レジスタは、対応のアレイチャンネルに連関されたバスドライバイネーブル化信号を受信するための制御線１５５に接続される。例えばレジスタ１６１は次に掲げるアクティブ高イネーブル信号を受信する。（１）ＡＲＲＡＹ．ＣＨ１：これは信号ＡＲＲＡＹ．ＲＥＡＤ．ＣＨ１の状態に応じてバスインターフェースチップ３１をアレイバス２１からの読み取り、又はアレイバス２１への書き込みのいずれかを行うため、バスインターフェースチップ３１をイネーブル化する。（２）ＡＲＲＡＹ．ＲＥＡＤ．ＣＨ１：これはＡＲＲＡＹ．ＣＨ１もまた高に設定されたとき、バスインターフェースチップ３１がアレイバス２１にデータ書き込みを行うことをイネーブル化する。（３）ＤＩＡＧＮＯＳＴＩＣ．ＣＨ１：これはトランシーバ１４１をイネーブル化する。（４）ＤＡＴＡ．ＢＡＮＫ．ＣＨ１：これはデータバンク１０１をイネーブル化する。（５）：ＰＡＲＩＴＹ．ＣＨ１：これは三状態バッファ１２１をイネーブル化する。同様にしてレジスタＮはチャンネルＮに連関された対応の制御信号を受信するように接続される。
【００３２】
チャンネル１（１７１）ないしチャンネルＮ（１７５）は、これらに対応するレジスタからの出力信号を受信し、受信した信号を結合して各チャンネルに対するコンフィギュレーションエラー割り込み信号を発生すべく接続される。これについては図５および図６を参照して後に詳述する。Ｎチャンネル割り込み信号は加算器１８０により結合されてアレイコンフィギュレーション割り込み信号を生ずる。アレイコンフィギュレーションが変更されるときに発生される偽りのコンフィギュレーションエラーを除去し、コンフィギュレーションエラー信号をシステムクロックに同期し、検出されたエラーが訂正されるまで有効なコンフィギュレーション割り込み信号を保持するため、ラッチ兼フィルタ回路１９０が含まれる。
【００３３】
図５および図６にはそれぞれコンフィギュレーションエラー検出器１７１、１７５内の内部回路の略線図が示されている。図５を見ると、線２０１および２０２によりレジスタレジスタ１６１に接続されてイネーブル信号ＡＲＲＡＹ．ＣＨ１およびＡＲＲＡＴ．ＲＥＡＤ．ＣＨ１を受信するようにされたＡＮＤゲート２２９をコンフィギュレーションエラー検出器１７１が含むことが示されている。ＡＮＤゲート２２９の出力は第一インバータ２３１の入力に接続される。参照番号２３３ないし２３５で示す三つの別のインバータが線２０３ないし２０５により、それぞれイネーブル信号ＤＩＡＧＮＯＳＴＩＣ．ＣＨ１、ＤＡＴＡ．ＢＡＮＫ．ＣＨ１、およびＰＡＲイＴＹ．ＣＨ１を受信すべく接続される。
【００３４】
検出器１７１はさらに参照番号２４０ないし２４４で示す５個の四入力ＡＮＤゲートを含む。ゲート２４０はインバータ２３１およびインバータ２３３ないし２３５の出力を受信すべく接続される。ゲート２４１はＡＮＤゲート２２９の出力およびインバータ２３３ないし２３５の出力を受信すべく接続される。ゲート２４２の入力端は線２０３およびインバータ２３１、２３４、および２３５の出力端に接続される。ゲート２４３の入力端は線２０４およびインバータ２３１、２３３、および２３５の出力端に接続される。ＡＮＤゲート２４４は線２０５上の信号およびインバータ２３１、２３３、および２３４の出力を受信すべく接続される。ＡＮＤゲート２４０ないし２４４の出力は、アレイチャンネル１に対する割り込み信号を発生するため、ＮＯＲゲート２４９に与えられる。
【００３５】
図５に示す論理回路はアレイバス２１に連関されたバスドライバに対するイネーブル信号を結合して二つ以上のバスドライバはイネーブルされたときは常に高状態チャンネル割り込み信号を発生するように動作する。下の表はバス２１に対するバスドライバイネーブル信号の１６個の可能な組み合わせについてのチャンネル１割り込み信号の二進値を示す。これらイネーブル信号はＥＮ１ないしＥＮ４と記されている。ここにＥＮ１は信号ＡＲＲＡＹ．ＣＨ１とＡＲＲＡＹ．ＲＥＩＤ．ＣＨ１とのブール積で、ＥＮ２はイネーブル信号ＤＩＡＧＮＯＳＴＩＣ．ＣＨ１に対応し、ＥＮ３は信号ＤＡＴＡ．ＢＡＮＫ．ＣＨ１に対応し、ＥＮ４は信号ＰＡＲＩＴＹ．ＣＨ１に等価である。
【００３６】
チャンネル２ないしＮに連関するコンフィギュレーションエラー検出器は構成上および動作上、前記チャンネル１エラー復号器と同一である。チャンネルＮエラー検出器（１７５）を図６に示す。ＳＲＡＭバス２６に対しコンフィギュレーションエラー信号を発生するため、同様のエラー検出器を設けることができる。しかし図３に示すようなＳＲＡＭバス用の検出器回路は、ＳＲＡＭバスが唯三つのバスドライバのみを含むので、簡単化することができる。
【００３７】
図７に示す加算器１８０は複数の入力端２２１ないし２２５を備えたＮＯＲゲート２８１を含み、これら入力端はアレイチャンネルエラー検出器から個別のチャンネル割り込み信号を受信すべく接続される。インバータ２８３は線２２０からＳＲＡＭ割り込み信号を受信すべく接続される。ＮＡＮＤゲート２８５はＮＯＲゲート２８１およびインバータ２８３の出力を結合してチャンネル割り込み信号およびＳＲＡＭ割り込み信号のブール和を生ずる。
【００３８】
ラッチ兼フィルタ回路１９０は参照番号６３１、６３３と記した二つのＤ型フリップ−フロップを含む。フリップ−フロップ２９１、２９３はそれぞれ、基準電圧ＶＤＤに接続されたプリセット入力端（Ｓ）、システムリセット信号を受信すべく接続されたクリア入力端（Ｒ）、およびシステムクロック信号を受信すべく接続されたクロック入力端（Ｃ）を有する。加算器１８０の出力はフリップ−フロップ２９１のデータ入力として与えられる。フリップ−フロップ２９１のＱ出力端はフリップ−フロップ２９３のデータ入力端に接続される。フリップ−フロップ２９３のＱ出力はＡＮＤゲート２９５により加算器１８０の出力と結合されてアレイコンフィギュレーション割り込み信号を発生する。
【００３９】
【効果】
以上のようにして本発明により、ディスクアレイ内のバス競合を検出するための、ハードウェアに組み込める簡単な方法が与えられる。上記の装置は、許されない制御バスコンフィギュレーションを制御器又はシステムのプロセッサに通知する。誤ったデータ転送およびデータ壊失がこのようにして防止できる。
【００４０】
本発明は上記特定の実施例に限定されないこと、また本発明の範囲から逸脱することなく多数の設計変更が可能であることを了解されたい。例えば、図４ないし図７に示し、上に詳述したアーキテクチャは任意数のチャンネルに、また各チャンネル当り任意数のバスドライバに、直ちに拡張又は減縮できる。
【００４１】
本発明の要旨を逸脱することなくその他の変更、修正、置換を行えることも当業者には明らかであろう。
【図面の簡単な説明】
【図１】本発明の割り込み発生アーキテクチャを組み込んだディスクアレイ制御器のブロック線図である。
【図２】本発明の割り込み発生アーキテクチャを組み込んだ、図１に示すアレイデータ路チップ（ＡＤＰ）の機能ブロック線図である。
【図３】図２に示す経路決定ブロックの機能ブロック線図である。図には複数のディスクドライバに対するアレイバスが示されており、各バスは複数のデータソースに接続されている。
【図４】図２の制御ブロック内の割り込みモジュールを構成する制御論理回路を示し、アレイチャンネル割り込み信号およびコンフィギュレーション割り込み信号を発生させるための機能ブロック線図を示す。
【図５】図４に示すバスコンフィギュレーションエラー検出回路の一部の略線図である。
【図６】図４に示すバスコンフィギュレーションエラー検出回路の他の一部の略線図である。
【図７】図４に示すバスコンフィギュレーションエラー検出回路の他の一部の略線図である。
【産業上の利用分野】
本発明はコンピューターシステムのディスクアレイ（ｄｉｓｋ ａｒｒａｙ）格納デバイスに関し、特にディスクアレイに対するバスコンフィギュレーションエラー検出システムに関する。
【０００２】
【従来の技術】
近年コンピューター処理能力および速度、主メモリの速度および容量、ならびにコンピューターソフトウェアの大きさおよび複雑度が増大し続けているため、一層高速に動作する一層大容量の２次メモリ格納装置の需要が生じている。磁気ディスクは現今のコンピューターシステムに使用される最も普及した外部メモリ手段すなわち２次メモリ格納手段をなしている。残念ながら大きな磁気ディスクの性能の改良はプロセッサおよび主メモリの性能改良に追いついていない。しかしながら、並列アレイの形態になって接続され、ホストコンピューターに対して単一の大型高速ディスクのように働く廉価で小さな多数のディスクドライブを以て単一の大型かつ高価なディスクドライブを置換することにより、著しく２次メモリの格納性能および費用を改善することができる。
【０００３】
ディスクアレイの設計として利用可能なものの数例が「廉価なディスクの冗長アレイの利用例（Ａ Ｃａｓｅ ｆｏｒ Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎ ｅｘｐｅｎｓｉｖｅ Ｄｉｓｋｓ、ＲＡＩＤ）」と題するデイヴィッド エイ パターソン、ガース ギブソン、およびランディー エイチ カッツ共著の記事（カリフォルニア大学 報告ＵＣＢ／ＣＳＤ８７／３９１号、１９８７年１２月）に記載されている。この記事をここに文献として引用する。この記事はディスクアレイについて検討したもので、ディスクアレイの性能、信頼性、電力消費および縮小拡大性（ｓｃａｌａｂｉｌｉｔｙ）に関する改良点について単一の大型磁気ディスクと比較して議論している。
【０００４】
ジム グレイ、ボブ ホースト、マーク ウォルカー共著の「ディスクアレイのパリティーストリッピング：許容可能なスループットを備えた低コスト高信頼性格納装置」と題する記事（タンデムコンピューターズインコーポレーテッド社、タンデムテクニカルレポート第９０．２号、１９９０年１月号）にはパリティーストリッピングと呼ばれる付加ディスクアレイ装置が紹介されている。この報告書をここに文献として引用する。
【０００５】
ディスクアレイのアーキテクチャーは必然的に、ホストシステムとディスクアレイ内の個々のディスクドライブとの間のデータ転送用のいくつかのデータバスを含む。これらのデータバスは各々いくつかのデータソース、例えばホストシステム、一つ以上のアレイディスクドライブ、パリティー発生回路、一時格納デバイス、あるいは診断データソース等、の一つからデータを受信するように接続することができる。しかしいかなる時点でも、多重ソースバスの駆動は唯一つのソースに対してのみ許されるのでなければならない。さもないとバス上には破壊されたデータが出現することになる。万一二つ以上のソースがバスを駆動しようとすると、一つ又はそれ以上のデータソースに破損が生じうる。それゆえ二つ以上のソースデバイスが同時にアレイを駆動する可能性を防止すること、すなわち万一そのような状況が生じたときはそれを検出する手段が与えられなければならない。
【０００６】
【発明が解決しようとする課題】
したがって本発明はディスクアレイ内のバスの競合を検出するための新規かつ有用な方法を与えることを課題とする。
【０００７】
このため、本発明は、複数のディスクドライブと当該ディスクドライブの各々に接続された多重ソースに係るアレイバス及び当該アレイバスを駆動する複数のバスドライバを含むディスクアレイシステム内のバスコンフィギュレーションエラーを検出するための装置であって、前記アレイバスの各々に関連するバスドライバの二つ以上がイネーブル状態にあるときは該当するアレイバスに関するバスコンフィグレーション割込信号を発生するように構成された前記アレイバスの各々に対応したバスコンフィギュレーションエラー検出器と、前記バスコンフィギュレーションエラー検出器の各々において発生された前記バスコンフィグレーション割込信号を受信してこれを結合し、当該アレイバスの少なくとも一つにバスコンフィギュレーションエラーを検出したことを示すアレイコンフィギュレーション割込信号を発生する手段と、を含むことを特徴とするバスコンフィギュレーションエラー検出装置を提供するものである。
本発明は、さらに、複数のディスクドライブと当該ディスクドライブの各々に接続された多重ソースに係るアレイバス及び当該アレイバスを駆動する複数のバスドライバを含むディスクアレイシステム内のバスコンフィギュレーションエラーを検出するための方法であって、前記アレイバスの各々に関連するバスドライバの各々がイネーブル状態であるか又は非イネーブル状態であるかを決定するステップと、前記アレイバスの各々に関連するバスドライバの二つ以上がイネーブル状態のときは該当するアレイバスに関するバスコンフィグレーション割込信号を発生するステップと、前記バスコンフィギュレーションエラー検出器の各々において発生された前記バスコンフィグレーション割込信号を受信してこれを結合し、当該アレイバスの少なくとも一つにバスコンフィギュレーションエラーを検出したことを示すアレイコンフィギュレーション割込信号を発生するステップの各ステップを含むことを特徴とするバスコンフィギュレーションエラー検出方法を提供するものである。
【０００８】
本発明のさらに別の課題はアレイバスドライバに連関する制御信号を復号することによりディスクアレイバスコンフィギュレーションの有効性検査を行う方法および装置を与えることである。
【０００９】
本発明のさらに別の課題は、コンフィギュレーション検査プロセスにおいて必要とされるソフトウェア条件を低減することのできるディスクアレイシステム内のバスコンフィギュレーションエラーを検出する新規かつ有用な方法および装置を与えることである。
【００１０】
【課題を解決するための手段】
本発明の装置は、ディスクアレイシステム内のバスコンフィギュレーションエラーを検出すると共に、ディスクアレイ内にコンフィギュレーションエラーが存在することをホストシステムに通知する割り込み信号を発生する。本装置は、一つ以上のソースにより駆動されるアレイ内の各バスごとに、バスコンフィギュレーションエラー検出器を含む。各バスコンフィギュレーションエラー検出器は当該検出器に対応するアレイバスに連関するバスドライバに対するイネーブル信号を監視し、そのバスを二つ以上のバスドライバがイネーブル化しようとするときはバス割り込み信号を発生する。すべての復号器により発生されたバス割り込み信号は加算器に与えられ、この加算器が受信した信号を結合して当該アレイに対し単一のコンフィギュレーション割り込み信号を発生する。
【００１１】
ここに開示する実施例では各バスコンフィギュレーションエラー検出器は複数のＡＮＤゲートを有する復号器を含む。これらのＡＮＤゲートは各々が、異なる有効コンビネーションバスイネーブル信号を復号するように構成されている。これらＡＮＤゲートの出力信号はＮＯＲゲートに与えられ、バス割り込み信号が発生する。ここに
開示した実施例はさらにフィルタ兼ラッチを含むが、これはアレイ割り込み信号に由来する不測の遷移を除去し、ホストシステムクロックにアレイ割り込み信号を同期させ、この信号を一クロックサイクル未満でタイミングを取り、コンフィギュレーションエラーが除去されるまで信号を保持するためのものである。
【００１２】
本発明の上記の目的、その他の目的、特徴、および利点は添付の図面と以下の詳細な説明から明かとなろう。
【００１３】
【実施例】
図１を参照すると、本発明のバスコンフィギュレーションエラー検出器を含んだ、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）ディスクアレイ制御器のブロック線図が見られる。この制御器はホストシステムデータバス１２とＳＣＳＩデータバス１６との間のインターフェースとなるホストＳＣＳＩアダプタ１４を含む。パリティの発生およびデータ路とパリティ路の決定はアレイデータ路チップ（Ａｒｒａｙ Ｄａｔａ Ｐａｔｈ Ｃｈｉｐ， ＡＤＰ）１０内で行われる。ＡＤＰチップ１０はＳＣＳＩデータバス１６を、番号２１ないし２６で示すさらに６個のデータバスに接続する。ＳＣＳＩバスインターフェースチップ３１ないし３５は、各ＳＣＳＩデータバス２１ないし２５と対応の外部ディスクドライブデータバス４１ないし４５との間のインターフェースとして働く。バス２６はＡＤＰチップ１０を６４キロバイトのスタティックＲＡＭ（ＳＲＡＭ）３６に接続する。ＡＤＰチップ１０、ＳＣＳＩアダプタ１４およびＳＣＳＩバスインターフェースチップ３１ないし３５はすべて専用のマイクロプロセッサ５１の制御の下に動作する。
【００１４】
図に示すデータバスはバス１６を除き、すべて９個のデータ線を含み、その一つはデータパリティ線である。バス１６は１６本のデータ線を含みその内の２本はバスパリティ線である。図には示してない追加の制御線、アクノレッジ線、メッセージ線もデータバスに含まれる。
【００１５】
ＳＣＳＩアダプタ１４、ＳＣＳＩバスインターフェースチップ３１ないし３５、ＳＲＡＭ３６、およびマイクロプロセッサ５１は市販されているものである。例えばホストＳＣＳＩアダプタ１４はファーストＳＣＳＩ２チップであり、ＳＣＳＩバスインターフェースチップ３１ないし３５はＮＣＲ ６５３Ｃ９６チップであり、マイクロプロセッサ５１はモトローラ ＭＣ６８０２０の１６又は２０メガヘルツ マイクロプロセッサである。またマイクロプロセッサバス上には１メガバイトＤＲＡＭ、１２８キロバイトＥＰＲＯＭ、８キロバイトのＥＥＰＲＯＭ、６８９０１多機能周辺制御器、種々の制御装置およびステータスレジスタが常駐している。
【００１６】
ＡＤＰチップ１０はデータ路の決定、データ多重化と多重化解除、パリティの発生ならびにＲＡＩＤレベル１、３、４、５の検査機能のすべてを扱うことのできる用途特定仕様の集積回路装置である。５チャンネルの間の非冗長データのデータ多重化も行われる。ＡＤＰチップ１０はＳＣＳＩアダプタ１４とＳＣＳＩバスインターフェースチップ３１ないし３５との間のデータ転送を扱う。このＡＤＰチップはまたＲＡＩＤレベル５の読み取り／修正／書き込みオペレーションの期間中の６４キロバイトＳＲＡＭへのデータ移動およびこのＳＲＡＭからのデータ移動を扱う。
【００１７】
図２は図１に示すＡＤＰチップの機能ブロック線図である。このＡＤＰチップは以下の内部機能ブロックからなる：診断モジュール６２、制御兼ステータスレジスタモジュール６４、割り込みモジュール６６およびインターフェースモジュール６８を含む制御論理ブロック６０と、ＤＭＡ ＦＩＦＯブロック７０と、データおよびパリティ経路決定（Ｄａｔａ ａｎｄ Ｐａｒｉｔｙ Ｒｏｕｔｉｎｇ）ブロック１００。
【００１８】
制御ブロック６０の主な機能は、本開示のデータ路およびパリティ路を構築、試験することである。インターフェースモジュール６８は、マイクロプロセッサ５１（図１）と制御ブロック内の制御レジスタおよびステータスレジスタとの間の通信およびデータ転送を行う基本的なマイクロプロセッサの読み取りおよび書き込みサイクル制御論理回路を含む。このインターフェースはマイクロプロセッサの読み取りおよび書き込みサイクルがアドレス位相（ａｄｄｒｅｓｓ ｐｈａｓｅ）とそれに続くデータ位相（ｄａｔａ ｐｈａｓｅ）とからなる多重アドレスおよびデータバス標準を利用する。アドレス位相の期間中、特定のレジスタがマイクロプロセッサにより選択される。後続のデータ位相期間中に、アドレスされたレジスタへデータが書き込まれ、又はこのレジスタから読み取られる。
【００１９】
制御兼ステータスレジスタモジュール６４は、上に概説したようにインターフェースモジュール６８の制御の下に置かれた多数の８ビットレジスタを含む。この制御レジスタの内容はデータおよびパリティ路のコンフィギュレーションを決定する。ステータスレジスタはマイクロプロセッサにコンフィギュレーションおよび割り込み情報を与える。
【００２０】
診断モジュール６２はホストと各アレイチャンネルに対する入力データレジスタおよび出力データレジスタを含む。これら入力レジスタはプロセッサにより負荷され、ホストバス１６、アレイバス２１ないし２５、ＳＲＡＭバス２６に、ホストもしくはアレイ転送をエミュレートするためのデータを与える。出力レジスタはいろいろのデータバスを経由してデータが負荷されるが、これら出力レジスタは、選択したデータの適切な動作性およびパリティ路コンフィギュレーションを検査するため、マイクロプロセッサにより読み取られる。
【００２１】
図２の制御ブロック６０内における割り込みモジュール６６は、制御論理回路を含む。この制御論理回路は、ＡＤＰチップや個々のアレイチャンネル割り込み信号（本発明により発生されるコンフィギュレーション割り込み信号を含む）のマスキング化およびグループ化に必要な回路である。当該制御論理回路におけるアレイチャンネル割り込み信号およびコンフィギュレーション割り込み信号を発生させる機能ブロック線図は、図４に示す。チャンネル割り込み信号および内部的に発生されたＡＤＰエラー割り込み信号のいずれの結合からもマイクロプロセッサのための割り込み信号を発生させることができる。
【００２２】
ＤＭＡ ＦＩＦＯブロック７０の機能は、アレイがデータを受領してそのデータを１８ビットバス１６から９ビットバス１８用に変換する準備が整うまで、ホストから受信したデータを保持することである。読み取りオペレーションの期間中、ＤＭＡ ＦＩＦＯブロック７０はホストシステムがデータを受領してこのデータを９ビットバス１８から８ビットバス１６用に変換するまで、データを保持する。
【００２３】
データ−パリティ経路決定ブロック１００はステアリング論理回路（ｓｔｅｅｒｉｎｇ ｌｏｇｉｃ）を含む。この回路はモジュール制御兼ステータスレジスタモジュール６４内に含まれる制御レジスタ中に配置された制御バイトに応答して、ホスト、ディスクアレイ、およびＳＲＡＭ３６間のデータおよびパリティ経路のコンフィギュレーションを構成するための回路である。ブロック１００はまたパリティを発生し、検査し、データの妥当性を検査し、データを同報通信し、データ転送を監視し、単一ディスクドライブの故障に起因する壊失データを回復するための論理回路を含む。
【００２４】
図３は図２に示すＤＭＡ ＦＩＦＯブロック７０および経路決定ブロック１００のブロック線図である。このデータ経路決定アーキテクチャーはチャンネル１ないしＮのいくつかのデータチャンネルを含む。チャンネル１ないしＮは各々ＳＣＳＩアダプタ１４と対応のバスインターフェースチップとの間のデータ路を与える。それらの二つを参照番号３１および３５で示す。
【００２５】
この第一のデータチャンネルは９ビットデータバス１６Ｕおよび１６Ｌとアレイバス２１との間に接続されたデータバンク１０１を含む。データバンク１０１は１６Ｕおよび１６Ｌから、又はトランシーバ１５０を経由して制御プロセッサバス５３から、受信したデータをアレイバス２１中に配置するため、保持する。アレイバス２１はデータバンク１０１をＳＣＳＩバスインターフェースチップ３１に接続するのみならず、システムパリティスイッチ１１０および制御プロセッサバス５３からデータを受信するための接続を含む。このシステムパリティスイッチは三状態バッファ１２１を介してバス２１につながる。トランシーバ１４１がアレイバス２１を制御プロセッサバス５３に接続する。このようにしてアレイバス２１は四つのデータソース、すなわちデータバンク１０１、三状態バッファ１２１を介してのシステムパリティスイッチ１１０、トランシーバ１４１を介しての制御プロセッサバス５３、およびバスインターフェースチップ３１、によって駆動することができる。データバンク１０１、トランシーバ１４１およびバスインターフェースチップ３１もまたアレイバス２１からデータを受信すべく動作できる。
【００２６】
アレイチャンネル２ないしＮはチャンネル１と同様の構成である。例えばチャンネルＮは１６Ｕおよび１６Ｌをデータバンク１０５およびアレイバス２５を介してバスインターフェースチップ３５に接続する。アレイバス２５もまたシステムパリティスイッチ１１０および制御プロセッサバス５３への接続を含む。このようにしてアレイチャンネルバス２ないしＮは四つのデータソースにより駆動できる。
【００２７】
図３にはまたスタティックＲＡＭ（ＳＲＡＭ）３６が示されている。このＳＲＡＭパリティスイッチ１１０又は他のアレイ素子から受信したデータを一時的に格納する。バス２６はパリティスイッチ１１０、プロセッサバス５３、およびＳＲＡＭ３６間のデータ路を与える。バス２６にはこれを駆動する三つのデータソース、すなわちＳＲＡＭ３６、三状態バッファ１２６を介してのパリティスイッチ１１０、およびトランシーバ１４６を介してのプロセッサバス５３、が接続されている。
【００２８】
上記の制御兼ステータスレジスタモジュール６４内に常駐する制御レジスタと、データバンク１０１ないし１０５、三状態バッファ１２１ないし１２６、トランシーバ１４１ないし１４６、１５０、バスインターフェースチップ３１ないし３５、およびＳＲＡＭ３６との間に、図示されていない制御線が設けられている。制御兼ステータスモジュール６４内に設けられたいくつかの制御レジスタ（図示して無し）がデータ路のコンフィギュレーション（構築）の責任をもち、種々バスドライバ（すなわちデータバンク、三状態バッファ、トランシーバ、バスインターフェースチップおよびＳＲＡＭ３６）のイネーブル化を制御する。
【００２９】
制御レジスタおよび関連の制御論理回路により与えられる、種々のバスドライバに対するイネーブル化信号は二進信号である。バスドライバは高論理状態のレベル信号を受信するとイネーブル化され、低論理状態信号を受信すると非イネーブル化される。図５の機能ブロック線図に示すバスコンフィギュレーション有効性検査回路は、イネーブル化信号のステータスを監視、復号して各アレイバスに連関する二つ以上のバスドライバが同時イネーブル化されないことを決定する。もしも二つ以上のバスドライバが同時的にいずれかのバス上でイネーブル化されると、割り込み信号が発生される。
【００３０】
図４は、アレイチャンネル割り込み信号２２１、２２５およびコンフィギュレーション割り込み信号１９５を発生するための機能ブロック線図を示す。このバスコンフィギュレーションの有効性を検出する回路は、レジスタ１６１およびアレイチャンネル１に連関されたコンフィギュレーションエラー検出回路１７１を含み、またレジスタ１６５およびアレイチャンネルＮに連関されたコンフィギュレーションエラー検出回路１７５を含むことがわかる。図示していないが、他のアレイチャンネルについても対応のレジスタおよび検出回路が設けられている。
【００３１】
各レジスタは、対応のアレイチャンネルに連関されたバスドライバイネーブル化信号を受信するための制御線１５５に接続される。例えばレジスタ１６１は次に掲げるアクティブ高イネーブル信号を受信する。（１）ＡＲＲＡＹ．ＣＨ１：これは信号ＡＲＲＡＹ．ＲＥＡＤ．ＣＨ１の状態に応じてバスインターフェースチップ３１をアレイバス２１からの読み取り、又はアレイバス２１への書き込みのいずれかを行うため、バスインターフェースチップ３１をイネーブル化する。（２）ＡＲＲＡＹ．ＲＥＡＤ．ＣＨ１：これはＡＲＲＡＹ．ＣＨ１もまた高に設定されたとき、バスインターフェースチップ３１がアレイバス２１にデータ書き込みを行うことをイネーブル化する。（３）ＤＩＡＧＮＯＳＴＩＣ．ＣＨ１：これはトランシーバ１４１をイネーブル化する。（４）ＤＡＴＡ．ＢＡＮＫ．ＣＨ１：これはデータバンク１０１をイネーブル化する。（５）：ＰＡＲＩＴＹ．ＣＨ１：これは三状態バッファ１２１をイネーブル化する。同様にしてレジスタＮはチャンネルＮに連関された対応の制御信号を受信するように接続される。
【００３２】
チャンネル１（１７１）ないしチャンネルＮ（１７５）は、これらに対応するレジスタからの出力信号を受信し、受信した信号を結合して各チャンネルに対するコンフィギュレーションエラー割り込み信号を発生すべく接続される。これについては図５および図６を参照して後に詳述する。Ｎチャンネル割り込み信号は加算器１８０により結合されてアレイコンフィギュレーション割り込み信号を生ずる。アレイコンフィギュレーションが変更されるときに発生される偽りのコンフィギュレーションエラーを除去し、コンフィギュレーションエラー信号をシステムクロックに同期し、検出されたエラーが訂正されるまで有効なコンフィギュレーション割り込み信号を保持するため、ラッチ兼フィルタ回路１９０が含まれる。
【００３３】
図５および図６にはそれぞれコンフィギュレーションエラー検出器１７１、１７５内の内部回路の略線図が示されている。図５を見ると、線２０１および２０２によりレジスタレジスタ１６１に接続されてイネーブル信号ＡＲＲＡＹ．ＣＨ１およびＡＲＲＡＴ．ＲＥＡＤ．ＣＨ１を受信するようにされたＡＮＤゲート２２９をコンフィギュレーションエラー検出器１７１が含むことが示されている。ＡＮＤゲート２２９の出力は第一インバータ２３１の入力に接続される。参照番号２３３ないし２３５で示す三つの別のインバータが線２０３ないし２０５により、それぞれイネーブル信号ＤＩＡＧＮＯＳＴＩＣ．ＣＨ１、ＤＡＴＡ．ＢＡＮＫ．ＣＨ１、およびＰＡＲイＴＹ．ＣＨ１を受信すべく接続される。
【００３４】
検出器１７１はさらに参照番号２４０ないし２４４で示す５個の四入力ＡＮＤゲートを含む。ゲート２４０はインバータ２３１およびインバータ２３３ないし２３５の出力を受信すべく接続される。ゲート２４１はＡＮＤゲート２２９の出力およびインバータ２３３ないし２３５の出力を受信すべく接続される。ゲート２４２の入力端は線２０３およびインバータ２３１、２３４、および２３５の出力端に接続される。ゲート２４３の入力端は線２０４およびインバータ２３１、２３３、および２３５の出力端に接続される。ＡＮＤゲート２４４は線２０５上の信号およびインバータ２３１、２３３、および２３４の出力を受信すべく接続される。ＡＮＤゲート２４０ないし２４４の出力は、アレイチャンネル１に対する割り込み信号を発生するため、ＮＯＲゲート２４９に与えられる。
【００３５】
図５に示す論理回路はアレイバス２１に連関されたバスドライバに対するイネーブル信号を結合して二つ以上のバスドライバはイネーブルされたときは常に高状態チャンネル割り込み信号を発生するように動作する。下の表はバス２１に対するバスドライバイネーブル信号の１６個の可能な組み合わせについてのチャンネル１割り込み信号の二進値を示す。これらイネーブル信号はＥＮ１ないしＥＮ４と記されている。ここにＥＮ１は信号ＡＲＲＡＹ．ＣＨ１とＡＲＲＡＹ．ＲＥＩＤ．ＣＨ１とのブール積で、ＥＮ２はイネーブル信号ＤＩＡＧＮＯＳＴＩＣ．ＣＨ１に対応し、ＥＮ３は信号ＤＡＴＡ．ＢＡＮＫ．ＣＨ１に対応し、ＥＮ４は信号ＰＡＲＩＴＹ．ＣＨ１に等価である。
チャンネル２ないしＮに連関するコンフィギュレーションエラー検出器は構成上および動作上、前記チャンネル１エラー復号器と同一である。チャンネルＮエラー検出器（１７５）を図６に示す。ＳＲＡＭバス２６に対しコンフィギュレーションエラー信号を発生するため、同様のエラー検出器を設けることができる。しかし図３に示すようなＳＲＡＭバス用の検出器回路は、ＳＲＡＭバスが唯三つのバスドライバのみを含むので、簡単化することができる。
【００３７】
図７に示す加算器１８０は複数の入力端２２１ないし２２５を備えたＮＯＲゲート２８１を含み、これら入力端はアレイチャンネルエラー検出器から個別のチャンネル割り込み信号を受信すべく接続される。インバータ２８３は線２２０からＳＲＡＭ割り込み信号を受信すべく接続される。ＮＡＮＤゲート２８５はＮＯＲゲート２８１およびインバータ２８３の出力を結合してチャンネル割り込み信号およびＳＲＡＭ割り込み信号のブール和を生ずる。
【００３８】
ラッチ兼フィルタ回路１９０は参照番号６３１、６３３と記した二つのＤ型フリップ−フロップを含む。フリップ−フロップ２９１、２９３はそれぞれ、基準電圧ＶＤＤに接続されたプリセット入力端（Ｓ）、システムリセット信号を受信すべく接続されたクリア入力端（Ｒ）、およびシステムクロック信号を受信すべく接続されたクロック入力端（Ｃ）を有する。加算器１８０の出力はフリップ−フロップ２９１のデータ入力として与えられる。フリップ−フロップ２９１のＱ出力端はフリップ−フロップ２９３のデータ入力端に接続される。フリップ−フロップ２９３のＱ出力はＡＮＤゲート２９５により加算器１８０の出力と結合されてアレイコンフィギュレーション割り込み信号を発生する。
【００３９】
【効果】
以上のようにして本発明により、ディスクアレイ内のバス競合を検出するための、ハードウェアに組み込める簡単な方法が与えられる。上記の装置は、許されない制御バスコンフィギュレーションを制御器又はシステムのプロセッサに通知する。誤ったデータ転送およびデータ壊失がこのようにして防止できる。
【００４０】
本発明は上記特定の実施例に限定されないこと、また本発明の範囲から逸脱することなく多数の設計変更が可能であることを了解されたい。例えば、図４ないし図７に示し、上に詳述したアーキテクチャは任意数のチャンネルに、また各チャンネル当り任意数のバスドライバに、直ちに拡張又は減縮できる。
【００４１】
本発明の要旨を逸脱することなくその他の変更、修正、置換を行えることも当業者には明らかであろう。
【図面の簡単な説明】
【図１】本発明の割り込み発生アーキテクチャを組み込んだディスクアレイ制御器のブロック線図である。
【図２】本発明の割り込み発生アーキテクチャを組み込んだ、図１に示すアレイデータ路チップ（ＡＤＰ）の機能ブロック線図である。
【図３】図２に示す経路決定ブロックの機能ブロック線図である。図には複数のディスクドライバに対するアレイバスが示されており、各バスは複数のデータソースに接続されている。
【図４】図２の制御ブロック内の割り込みモジュールを構成する制御論理回路を示し、アレイチャンネル割り込み信号およびコンフィギュレーション割り込み信号を発生させるための機能ブロック線図を示す。
【図５】図４に示すバスコンフィギュレーションエラー検出回路の一部の略線図である。
【図６】図４に示すバスコンフィギュレーションエラー検出回路の他の一部の略線図である。
【図７】図４に示すバスコンフィギュレーションエラー検出回路の他の一部の略線図である。
Claims (2)
- 複数のディスクドライブと当該ディスクドライブの各々に接続された多重ソースに係るアレイバス及び当該アレイバスを駆動する複数のバスドライバを含むディスクアレイシステム内のバスコンフィギュレーションエラーを検出するための装置であって、
前記アレイバスの各々に関連するバスドライバの二つ以上がイネーブル状態にあるときは該当するアレイバスに関するバスコンフィグレーション割込信号を発生するように構成された前記アレイバスの各々に対応したバスコンフィギュレーションエラー検出器と、
前記バスコンフィギュレーションエラー検出器の各々において発生された前記バスコンフィグレーション割込信号を受信してこれを結合し、当該アレイバスの少なくとも一つにバスコンフィギュレーションエラーを検出したことを示すアレイコンフィギュレーション割込信号を発生する手段と、
を含むことを特徴とするバスコンフィギュレーションエラー検出装置。 - 複数のディスクドライブと当該ディスクドライブの各々に接続された多重ソースに係るアレイバス及び当該アレイバスを駆動する複数のバスドライバを含むディスクアレイシステム内のバスコンフィギュレーションエラーを検出するための方法であって、
前記アレイバスの各々に関連するバスドライバの各々がイネーブル状態であるか又は非イネーブル状態であるかを決定するステップと、
前記アレイバスの各々に関連するバスドライバの二つ以上がイネーブル状態のときは該当するアレイバスに関するバスコンフィグレーション割込信号を発生するステップと、
前記バスコンフィギュレーションエラー検出器の各々において発生された前記バスコンフィグレーション割込信号を受信してこれを結合し、当該アレイバスの少なくとも一つにバスコンフィギュレーションエラーを検出したことを示すアレイコンフィギュレーション割込信号を発生するステップと、
の各ステップを含むことを特徴とするバスコンフィギュレーションエラー検出方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US669554 | 1991-03-14 | ||
| US07/669,554 US5430747A (en) | 1991-03-14 | 1991-03-14 | Bus configuration validation for a multiple source disk array bus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06180675A JPH06180675A (ja) | 1994-06-28 |
| JP3562818B2 true JP3562818B2 (ja) | 2004-09-08 |
Family
ID=24686788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08657792A Expired - Lifetime JP3562818B2 (ja) | 1991-03-14 | 1992-03-11 | ディスクアレイシステム内のバスコンフィギュレーションエラーの検出装置及び検出方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5430747A (ja) |
| EP (1) | EP0503936B1 (ja) |
| JP (1) | JP3562818B2 (ja) |
| DE (1) | DE69223267T2 (ja) |
| HK (1) | HK1003249A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463753A (en) * | 1992-10-02 | 1995-10-31 | Compaq Computer Corp. | Method and apparatus for reducing non-snoop window of a cache controller by delaying host bus grant signal to the cache controller |
| WO1994009436A1 (en) * | 1992-10-13 | 1994-04-28 | Compaq Computer Corporation | Disk array controller having advanced internal bus protocol |
| US5448709A (en) * | 1992-10-13 | 1995-09-05 | Compaq Computer Corporation | Disk array controller having command descriptor blocks utilized by bus master and bus slave for respectively performing data transfer operations |
| US5727005A (en) * | 1994-08-31 | 1998-03-10 | Le; Chinh H. | Integrated circuit microprocessor with programmable memory access interface types |
| US5790870A (en) * | 1995-12-15 | 1998-08-04 | Compaq Computer Corporation | Bus error handler for PERR# and SERR# on dual PCI bus system |
| US6178520B1 (en) * | 1997-07-31 | 2001-01-23 | Lsi Logic Corporation | Software recognition of drive removal or insertion in a storage system |
| US6018807A (en) * | 1997-09-25 | 2000-01-25 | Micron Electronics, Inc. | Simulation "bus contention" detection |
| US6085333A (en) * | 1997-12-19 | 2000-07-04 | Lsi Logic Corporation | Method and apparatus for synchronization of code in redundant controllers in a swappable environment |
| DE19826388B4 (de) * | 1998-06-12 | 2007-01-11 | Sgs-Thomson Microelectronics Gmbh | Fehlerverarbeitungsschaltung für eine Empfangsstelle eines Datenübertragungssystems |
| US6272651B1 (en) * | 1998-08-17 | 2001-08-07 | Compaq Computer Corp. | System and method for improving processor read latency in a system employing error checking and correction |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648465A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Tri-state bus circuit |
| US4953167A (en) * | 1988-09-13 | 1990-08-28 | Unisys Corporation | Data bus enable verification logic |
| US4918696A (en) * | 1988-09-19 | 1990-04-17 | Unisys Corporation | Bank initiate error detection |
-
1991
- 1991-03-14 US US07/669,554 patent/US5430747A/en not_active Expired - Lifetime
-
1992
- 1992-03-11 JP JP08657792A patent/JP3562818B2/ja not_active Expired - Lifetime
- 1992-03-12 EP EP92302117A patent/EP0503936B1/en not_active Expired - Lifetime
- 1992-03-12 DE DE69223267T patent/DE69223267T2/de not_active Expired - Lifetime
-
1998
- 1998-03-19 HK HK98102344A patent/HK1003249A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06180675A (ja) | 1994-06-28 |
| DE69223267D1 (de) | 1998-01-08 |
| US5430747A (en) | 1995-07-04 |
| EP0503936B1 (en) | 1997-11-26 |
| HK1003249A1 (en) | 1998-10-16 |
| DE69223267T2 (de) | 1998-05-28 |
| EP0503936A1 (en) | 1992-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5179704A (en) | Method and apparatus for generating disk array interrupt signals | |
| US5257391A (en) | Disk controller having host interface and bus switches for selecting buffer and drive busses respectively based on configuration control signals | |
| US4931922A (en) | Method and apparatus for monitoring peripheral device communications | |
| JP2512666B2 (ja) | 誤り検査／訂正機能を有するコンピュ―タ・システム | |
| US6370611B1 (en) | Raid XOR operations to synchronous DRAM using a read buffer and pipelining of synchronous DRAM burst read data | |
| KR100369492B1 (ko) | 임계안전도제어시스템용마이크로프로세서시스템 | |
| US5555250A (en) | Data error detection and correction system | |
| EP0907917B1 (en) | Cache memory controller in a raid interface | |
| JPH01188953A (ja) | 障害の許容範囲があるデータ保全装置及びその方法 | |
| JPH0772985A (ja) | Ｒａｉｄレベル５ディスクアレイにおけるリード−モディファイ−ライト パリティ オペレーションの遅延イニシエション方法 | |
| WO1999027449A1 (en) | Method and apparatus for automatically correcting errors detected in a memory subsystem | |
| JP3562818B2 (ja) | ディスクアレイシステム内のバスコンフィギュレーションエラーの検出装置及び検出方法 | |
| US4942575A (en) | Error connection device for parity protected memory systems | |
| JPH02135534A (ja) | 誤りプロセッサ | |
| US5838892A (en) | Method and apparatus for calculating an error detecting code block in a disk drive controller | |
| JPH07129427A (ja) | Ｅｃｃコードによるデータの比較チェック方法 | |
| JPS6235144B2 (ja) | ||
| EP0658844B1 (en) | Central processing unit using dual basic processing units and verification using accumulated results comparison | |
| WO2024198468A1 (zh) | 内存纠错方法、内存条、内存控制器和处理器 | |
| US5944808A (en) | Partial parity correction logic | |
| JP3374923B2 (ja) | 論理モジュール及びデータ処理装置 | |
| JP2002207641A (ja) | データ転送回路及び故障検出方法 | |
| JPS62125453A (ja) | 記憶装置 | |
| Danese et al. | Space and time redundancy in microcomputer bus communication | |
| JPH038040A (ja) | １ビット誤リ情報記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20031224 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040105 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040322 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040601 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080611 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 8 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 8 |