JPH02135534A

JPH02135534A - 誤りプロセッサ

Info

Publication number: JPH02135534A
Application number: JP1262841A
Authority: JP
Inventors: Vineet Dujari; ビネート・デュジャリ; Larry A Copp; ラリー・エィ・コップ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1988-10-07
Filing date: 1989-10-07
Publication date: 1990-05-24
Also published as: EP0363145A2; US5537421A; EP0363145A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の背景この発明は誤りプロセッサに関し、かつより特定的には
、処理ハードウェアおよびそれのためのインタフェース
を含む１つの集積回路チップ上に配置されたプロセッサ
に関する。

データが伝送されかつ受取られるいかなるデジタルシス
テムにおいても、１つのまたはそれ以上のデータバイト
が誤って受取られるかもしれない。

データ処理システムが最初に発明されたときからこれは
問題であった。

より洗練されたデータ処理動作が行なわれるにつれて、
より複雑な装置を用い、システムがデータ転送における
誤りを検出しかつ修正する必要性が大きくなった。たと
えば、ファイルをマージすること、ファイル内のデータ
をソートすること、数値的／統計的解析、複雑なデータ
取扱い手順およびワード処理動作などの動作が、データ
転送における信頼性の増加を必要とする。遠隔通信およ
びテレメトリの分野において、データがアナログ線を介
して高ボー速度で伝送されるとき、誤り率が増加する傾
向がある。もしデータ誤りが起こりかつ検出されなけれ
ば、有用な情報およびシステムの動作それ自体が影響さ
れるかもしれない。こうして、誤り検出および修正の特
徴は有利なだけではなく、それらはシステムの保全性を
改良するためにも必要である。

データ転送の間の誤り発生の問題に応答して、システム
がそのような誤りを検出するように開発された。誤りを
検出するための最も初期の方法のうちのひとつはパリテ
ィチエツクコードであった。

２進コードワードが、もしそれの桁の奇数の数が１であ
れば、奇数パリティを有する。たとえば、数字１０１１
は３つの１の桁を有しかつそれゆえ奇数のパリティを有
する。類似して、２進コードワード１１００は偶数の１
の桁を有しかつそれゆえ偶数パリティを有する。

単一のパリティチエツクコードが、奇数または偶数のパ
リティのいずれかを発生するために各データワードに添
えられた付加的なチエツクビットによって特徴づけられ
る。データワード内の単一の桁またはビット内の誤りは
識別できるであろう、なぜならばそのデータワードと相
関のパリティチエツクビットはそのとき予期されている
ものから逆にされるであろうからである。典型的には、
パリティ発生器はパリティチエツクビットを伝送の前に
各ワードに加える。゛この技術はデータワードをパディ
ングすることと呼ばれる。受信機において、ワード内の
桁がテストされ、かつもしパリティが間違っていれば、
データワード内のビットのうちの１つが誤りであると考
えられる。受信機において誤りが検出されれば、繰返し
伝送のための要求が与えられることができ、それゆえ誤
りは修正され得る。奇数の桁における誤りのみが単一の
パリティチエツクで検出されることができ、なぜならば
偶数の誤りは正しい伝送と考えられるパリティの結果と
なるからである。さらに、誤りにおける特定のビットが
上記に説明されたパリティチエツク手続によって識別さ
れることができない。

より洗練された誤り検出システムが後に工夫された。固
定された長さのビットのデータワードが各々固定された
数のデータワードのブロックにグループにされた。それ
からパリティチエツクが各個々のデータワードごとと同
様に異なるデータワードの間で行なわれた。ブロックパ
リティコードが多くのパターンの誤りを検出し、かつ誤
り検出のみでなく、マトリックスの所与の行および列に
おいて隔離された誤りが起こったときは誤り修正のため
に用いられることができた。これらの幾何学的なコード
はそれ自体がパリティチエツクビットの改良であったが
、それらはなお数が偶数でありかつ２つの寸法において
対称的であった誤りを検出するために用いられることが
できなかった。

パリティチエツクコードおよび幾何学的コードが工夫さ
れた後に、コードがハミング（Ｈａ　ｍｍｍｍ１ｎによ
って発明され、その名前に基づいて名付けられた。ハミ
ングコードは、データワードを論理的態様でコード化す
る多重パリティチエツクのシステムであり、それゆえ単
一の誤りが検出され得るだけでなく修正のために識別さ
れる。ハミングコード内で用いられる伝送されるデータ
ワードはオリジナルデータワードとそれに添えられるパ
リティチエツク桁とからなる。要求されるパリティチエ
ツクの各々は伝送されるワードの特定のビット位置で行
なわれる。それがオリジナルデータワードビットのうち
の１つ内でもまたは添えられたパリティチエツクビット
のうちの１つ内でも、システムは誤った桁の隔離を能動
化する。

もしすべてのパリティチエツク動作が成功裏に行なわれ
れば、データワードは誤りがないと仮定される。しかし
ながら、もし１つまたはそれ以上のチエツク動作が不成
功であれば、誤りの単一のビットがいわゆるシンドロー
ムビットをデコードすることによって独自的（ｕｎｉｑ
ｕｅｌｙ）に決められ、それはパリティチエツクビット
から引出される。

単一ビット誤りのみが従来のハミングコードを用いるこ
とによって検出されかつ修正されるということが再び注
目されるべきである。二重ビット誤りは、ハミングコー
ドによって検出可能であるが、修正可能ではない。

ハミングコードは、−射的に誤り修正コード（Ｅ　ＣＣ
）と呼ばれる多くのコードのうちの１つにすぎない。コ
ードは、数学において、コード内にすべての許された数
のシーケンスを含む閉じた組の値であると普通説明され
る。データ通信において、伝送された数は本質的にラン
ダムなデータパターンであり、それらはいかなる予め定
められたコードセットにも関係しない。データのシーケ
ンスはそれから、先に説明されたように、送信機におい
てそれに加えることによってコードセットに応じること
を強制される。伝送されたデータの連結を有効なコード
にするためにどんな正確な余分なストリングをオリジナ
ルデータの流れに添えるかを決めるための機構が今まで
開発されてきた。

受信機においてコードの値からオリジナルデータを抽出
しかつ実際のデータをそれか最後に用いられる位置に供
給する一貫した方法がある。コード機構が有効であるた
めに、互いに十分に異なる許された値をそれが含まなく
てはならず、それゆえ予期される誤りが、それがコード
の異なる許された値になるように許された値を変えない
。

周期冗長コード（ＣＲＣ）は発生器多項式によって平等
に（ｅｖｅｎ　ｌ　ｙ）割切れる２進データのストリン
グからなり、それは、検出されない誤りの低い可能性を
達成するために互いから十分に異なる値のコードセット
の結果となる選択された数である。

オリジナルデータのストリングに何を添えるべきかを決
めるために、オリジナルストリングがそれが伝送されて
いる間に除算される。最後のデータビットが通過させら
れるとき、除算からの剰余が加えられる要求されたスト
リングであり、なぜならばその剰余を含むストリングは
発生器多項式によって平等に割切れるからである。発生
器多項式は周知の長さのものであるので、オリジナルス
トリングに加えられる剰余もまた固定された長さのもの
である。

受信機において、入来のストリングは発生器多項式によ
って除算される。もし入来のストリングが剰余なしに除
算しなければ、誤りが起こったと仮定される。入来のス
トリングが発生器多項式によって剰余なく割切れれば、
最後゛の宛先に供給されたデータは固定した長さの剰余
フィールドが除去された入来のデータである。

誤り検出および修正ハードウェアの効率性はデータイン
タリーピングと呼ばれる技術によって改良され得る。伝
送されているデータのブロックは別個の細分に分割され
かつ各々の細分は誤り検出および修正の目的のために独
立のデータブロックとして扱われる。これは、データブ
ロックにおいて起こっている大きな誤りを、細分におけ
る小さな誤りとして現われさせ、なぜならばそれは２つ
の細分の間で分割されるからである。

リードソロモン（Ｒｅｅｄ−８ｏ　１　ｏｍｏｎ）コー
ドと呼ばれる誤り訂正コードは、バイト指向の伝送プロ
トコルにおいて特に効果的でありかつディスクおよび通
信システムにおいてますます用いられている。

以前のコンピュータシステムにおいて、誤り制御関連タ
スクはディスクリートなステップで起こった。動作して
いるエンジンまたはプロセッサはシンドロームを発生す
るであろうがしかしシンドロームはどこか他で評価され
なければならなかったであろう。類似して、チェックバ
イトが発生されるべきとき、それらはソフトウェアプロ
グラムを用いて発生されたであろう。こうして、以前の
システムは誤り検出および修正において様々なステップ
を行なうために別個のコンポーネントを必要とした。必
要とされる複数のコンポーネントのために、付加的な費
用および付随する時間遅延がしばしば必要とされた。

最も初期のシステムにおいて、すべての誤り検出および
修正活動はソフトウェアにおいて行なわれた。後に、ハ
ードウェアがチェックバイトおよびシンドローム発生動
作を行なうために利用可能であったが、ソフトウェアが
なおシンドロームを評価しかつそれから誤ったデータを
修正するために必要とされた。これらのシステムにおけ
るソフトウェアの使用は時間がかかりかつ非効率的であ
った。

ハードウェアにチェックバイトおよびシンドローム発生
器動作を設けることが有利であろう。

１つの集積回路チップ上にインタフェースを伴うハード
ウェアエンジンまたはプロセッサを設けることがまた有
利であろう。

ハードウェア内にシンドローム解析を設けることもまた
ａ利であろう。

誤りが検出されるとき修正ベクトルを発生するための機
構を設け、かっこの機構を単一チップ上の誤りプロセッ
サ内に含むこともまた有利であろう。

ベクトルが使用可能でありそれゆえポーリングまたは割
込み活動が遂行される必要がないということを他のコン
ポーネントに信号で知らせることもまた有利であろう。

発明の要約この発明に従えば、受取られたデータのブロック内の誤
りを検出および修正するための単一集積回路チップ上の
誤りプロセッサが提供される。誤りプロセッサはデータ
を受取るためかつ受取られたデータに対応するシンドロ
ームバイトを発生するための処理ハードウェアを含む。

それはまた受取られたデータ内の誤りを検出するための
がっそれの相対的位置および誤りの値を示すための修正
ベクトルを発生するための処理ハードウェアをも含む。

インタフェースが処理ハードウェアに接続されて通信バ
スへおよびそこからのデータ転送を容易にする。

それの詳細な説明と関連して添付の図面を参照すること
によって、この発明の完全な理解がなされるであろう。

好ましい実施例の説明好ましい実施例において、この発明の誤りプロセッサが
光デイスクシステムにおける誤り検出および修正を行な
うように設計される。プロセッサは、ＡＮＳＩ　　Ｘ３
Ｂ１１漂準リード−ソロモン（Ｒ３）多項式およびセク
タデータフォーマットおよび光システムに対するディス
クデータ経路コントローラとの直接のインタフェースを
実現する。

しかしながら、この発明が光ディスクとの使用に限られ
るものではなくかつこの発明の精神および範囲を侵すこ
となく他の環境においても用いられてもよいということ
が理解されるべきである。そのような他の使用は、デー
タ保全性が要求される他の並列データ伝送システムを含
むが、しかしそれに限られない。

一般的に、現在の光デイスク媒体技術は高い誤り率（１
００００における１ビツト）を経験する。

ひとつおきのディスクセクタの読出し誤りが典型的であ
る。この発明の誤りプロセッサはこの誤り率を磁気ディ
スクのそれと同等のレベルにまで減じる。

この発明の誤りプロセッサは、同時の、読出されている
ディスクセクタに対するシンドロームの発生および先に
読出されたセクタに対する修正ベクトルの発生を支持す
る。この機能的同時性はディスクから読出されたデータ
の速い誤り修正を可能とする。読出誤りが頻繁である光
デイスクシステムにとってこの特徴は非常に重要である
。

この発明の誤りプロセッサはバッファメモリと一緒にバ
ッファインタフェースバス上に存し、かつこのバス上の
従属周辺装置として機能し、かつディスクデータ転送動
作のための高転送速度機構を支持し、それはここで後に
より詳細に説明される。

さて第１図を参照すると、−射的に参照番号１０で示さ
れるこの発明の誤りプロセッサのブロック図が示される
。ハードウェアプロセッサ１２が仮想的に示される。ハ
ードウェアプロセッサ１２は、当技術において周知であ
るリードソロモンアルゴリズムに基づいて誤り修正を行
なう。前に述べた能力を有するプロセッサは、モデル番
号ＡＨＡ４５１０集積回路チップとしてアドバンスト・
ハードウェア・アーキテクチュアズ・インコーホレーテ
ッド（Ａｄｖａｎｃｅｄ　Ｉｌａｒｄｗａｒｅ　Ａｒｃ
ｈｉｔｅｃｔｕｒｅｓＩｎｃ、）から人手可能である。

ハードウェアプロセッサ１２中には、チェックバイトま
たはシンドロームのための記憶機構１６を有するチェッ
クバイト／シンドローム発生器１４が配置される。チェ
ックバイト／シンドローム発生器１４にはシンドローム
情報をストアするための外部記憶装置１８が接続される
。シンドローム記憶装置１８には修正ベクトル発生器２
０が接続される。修正ベクトル発生器２０は有限フィー
ルド算術演算を用いることによってシンドロームを処理
する。修正ベクトル発生器２０にはキュとして機能する
ベクトルＦＩＦＯレジスタ２２が接続される。

ハードウェアプロセッサ１２にはインタフェース２４が
接続され、それはハードウェアプロセッサ１２と、通信
バスにアクセスする他のコンポーネント（図示せず）と
の間のデータ転送を容易にするために用いられる。イン
タフェース２４はその中にレジスタファイル２６を有し
、それは後により詳細に説明される。

つまり、それゆえ、誤りプロセッサ１ｏは以下の主要ブ
ロックを含む、ａ）　レジスタファイル２６を有するインタフェース論
理２４ｂ）　チェックバイト／シンドローム発生器１Ｃ）　シ
ンドローム記憶装置１８ｄ）　修正ベクトル発生′ｒ、２０゜インタフェース２４は、レジスタファイル２６の読出し
および書込みをするためかつチェックバイト／シンドロ
ーム発生器１４の、涜出しおよび書込みのために相関の
制御信号と一緒に８ビツトのパリティ保護データバスを
組入れる。誤りプロセッサ１０は、レジスタファイル２
６に対するスレーブ型アクセスおよびチェックバイト／
シンドローム発生器１４をアクセスするための速いアク
セス機構を支持する。

レジスタファイル２６は誤りプロセッサ１０のための動
作パラメタをプログラムしかつそれの動作を制御するた
めに用いられる。また、誤りベクトルキューの頂部は修
正ベクトルキュー２２にアクセスするためにレジスタフ
ァイル２６内のレジスタのうちの１つ内にマツプされる
。

チェックバイト／シンドロ−−ム発生器１４は、ディス
ク書込みおよび読出動作の間に、チェックバイトまたは
シンドロームをそれぞれ発生し、かつ１６０バイトのチ
ェックバイトＲＡＭ記憶装置１６を含み、それは速いア
クセス機構を用いてアクセスされる。シンドローム記憶
装置１８は修正ベクトル発生器２０のためにシンドロー
ムを保持する。誤りがディスク読出動作の間に検出され
るとき、制御論理は０でないシンドロームをチェックバ
イト／シンドローム発生器１４からシンドローム記憶装
置１８に転送し、それゆえ次に続く入来のセクタデータ
がチェックバイト／シンドローム発生器１４によって処
理され得る。

修正ベクトル発生器２０はディスク読出誤りが起こる場
合、修正ベクトルを発生する。これらのベクトルはベク
トルキュー（ＦＩＦＯ）２２内に置かれ、かつバッファ
内のセクタデータ上の修正を行なうために外部装置によ
ってアクセスされる。

インタフェース２４は、制御信号、データ線およびパリ
ティ線３４によってそれと接続される通信バスと通信す
る。

令弟２図をも参照すると、ブロック図がインタフェース
２４（第１図）をより詳細に示す。バッファ３０は、ハ
ードウェアプロセッサ１２をインタフェース２４（第１
図）に接続する内部バス３２を、データ通信バス（図示
せず）に接続される外部バス３４から隔離するためにイ
ンタフェース２４内に含まれる。さらに、８ビツトの線
３６がレジスタファイル２６を内部バス３２に接続する
。

制御信号Ｄ３３８がチェックバイト／シンドローム発生
器１４に与えられてそれへの高速データ転送を可能にす
る。アドレス線ＡＯないしＡ２およびチップ選択（Ｃ３
）線がレジスタファイル２６に与えられてバッファ３０
からレジスタファイル２６内の選択されたレジスタ２６
ａないし２６ｈへのデータを伝送する。レジスタ２６ａ
ないし２６ｈおよびそれらの機能はここで下記により詳
細に開示される。

ベクトルＦＩＦＯレジスタ２２はＶＥＣＴＯＲＢＹＴＥ
　　ＡＶＡＩＬＡＢＬＥ信号を発生し、かつそれをデー
タ通信バス（図示せず）に伝送する。ＶＥＣＴＯＲＢＹ
ＴＥ　　ＡＶＡＩＬＡＢＬＥは、線４０を介して出され
かつ対応して命名されたビンにおいて伝送されるとき（
図示せず）、修正ベクトルキュー２２内で１つの修正ベ
クトル゛が使用可能でありかつ外部装置によってレジス
タファイル２６を介してフェッチされ得ることを示す。

Ｖ−ＥＣＴＯＲＢＹＴＥ　　ＡＶＡＩＬＡＢＬＥは、３
バイト修正ベクトルの第１のバイトがフェッチされると
き非活性化される。もし同時に別の修正ベクトルが使用
可能になれば、ＶＥＣＴＯＲＢＹＴＥ　　ＡＶＡＩＬＡ
ＢＬＥピンが再び活性化されるであろう。

誤りプロセッサ１０はいつも３バイトベクトルを発生す
る。ベクトルの第１のバイトの上部の４つのビットは修
正動作の状態を示す。もしその状態が修正不可能な誤り
または障害などの終了状態を示せば、外部装置は内部ベ
クトルＦＩＦＯ制御論理をリセットするためにベクトル
の次の２つのバイトを読出されなければならない。修正
不可能な誤りまたは障害の終了の場合に対して、誤りプ
ロセッサ１０は誤り値が０になるように保証されるダミ
ーベクトルを発生する。

内部レジスタ２６ａないし２６ｈはデータバス３２およ
び３４を介してアクセス可能である。これらのレジスタ
２６ａないし２６ｈは装置が様々なシステム構成で構成
されかつ制御されることを可能とする。レジスタ２６ａ
ないし２６ｈはまた装置状態および修正ベクトルを戻す
ために用いられかつ装置上のテスト／診断動作を行ない
得る。

誤りプロセッサレジスタファイル２６は以下のユーザア
クセス可能レジスタを有する、ベクトルレジスタ２６ａ構成レジスタ、２６ｂ制御レジスタ２６ｃ状態レジスタ２６ｄ割込みマスクレジスタ２６ｅレコードサイズレジスタ２６ｆインタリーブサイズレジスタ２６ｇしきい値カウントレジスタ２６ｈベクトルレジスタ２６ａは多重バイトベクトルキュー２
６の上部にアクセスを供給する。ベクトルキュー２６は
２４バイトの深さでありかつ一時に１つの細分に対する
すべてのベクトルを保持し得る。ベクトルは３バイトパ
ケツトであり、４ビツトの状態、１２ビツトのオフセッ
トおよび８ビツトの誤り値を含む。状態およびオフセッ
ト情報はベクトルの第１の２つのバイト内にパックされ
る。

誤りプロセッサ１０は修正プロセスの間に誤りを見い出
し、それは誤りのバイトのオフセットおよび値を計算し
、外部論理によって読出されかつ処理されるためにベク
トルキュー２６内にこの情報を置く。ベクトルがベクト
ルキュー２６内に置かれると、ＶＥＣＴＯＲＢＹＴＥ　
　ＡＶＡＩＬＡＢＬＥピンもまた活性化される。

ＶＥＣＴＯＲＢＹＴＥ　　ＡＶＡＩＬＡＢＬＥピンを活
性化しかつ状態レジスタ内に適当な状態ビットをセット
することによってベクトルが利用可能なことを誤りプロ
セッサ１０が示さない限り、ベクトルレジスタ２６ａは
読出されず、それは以下に説明される。

構成レジスタ２６ｂは、セクタ内のインタリーブまたは
細分の数、割込み制御、ＣＲＣ制御およびパリティ制御
を含む情報で誤りプロセッサ１２を構成するために用い
られる。

２つのビットが処理されるべきセクタ内の細分の数を特
定する。割込み能動化ビットは包括的割込み制御である
。もしこのビットがセット（１）されれば、誤りプロセ
ッサ１０が割込みを発生する。もしこのビットがリセッ
ト（０）されれば、割込みは発生されない。個々の割込
みが割込みマスクレジスタをプログラミングすることに
よってさらにマスクされることができ、それは下記に論
じられる。

制御レジスタ２６ｃは誤りプロセッサ１２の動作および
ソフトウェアリセット機能を制御するために用いられる
。

制御レジスタ２６ｃ内のＧＯ制御ビットがセット（１）
されるとき、誤りプロセッサ１０は下記に説明される動
作制御フィールド内にプログラムされたように動作を開
始する。このビットがリセット（０）されるとき、誤り
プロセッサ１０はいかなる動作も行なわない。リセット
ビットを除くすべてのレジスタビットが、ＧＯビットが
リセット（０）されるとき書込まれる。

動作制御フィールドは、Ｇｏビットがセットされるとき
（１）誤りプロセッサ１０によって行なわれる動作を決
める。このフィールドはＧｏビットがリセット（０）さ
れるときのみ更新される。

誤りプロセッサ１０は下記に説明されるモードのうちの
１つで動作し得る。状態は動作が行なわれるとき発生さ
れる。割込みが割込マスクレジスタを介してプログラム
されたように発生され、それは下記に説明される。

誤りプロセッサ１０を所望のモード内に置くために用い
られるコマンドコードはＧＥＮ　　ＣＢ（ディスク書込
み）およびＤＥＴ　　ＡＮＤ　　Ｃ０ＲＲ（ディスク読
出し）である。

ディスク書込みの間に、誤りプロセッサ１０が発生チェ
ックバイト（ＧＥＮ　　ＣＢ）モードにおいてプログラ
ムされる。このモードにおいて、誤りプロセッサ１０が
バスからのデータバイトのためにチェックバイトを発生
する。これらのチェックバイトはバスに搬送されるべき
である。各ディスクセクタが処理されると状態が報告さ
れる。

ディスク読出しの間に、誤りプロセッサ１０が検出およ
び修正（ＤＥＴ　　ＡＮＤ　　Ｃ０ＲＲ）モードで動作
するようにプログラムされる。誤りブロセッサ１０が、
それが自由になりかつそれからの修正ベクトルを発生し
続けるとき、修正ベクトル発生論理に発生されたシンド
ロームを転送する。

前のセクタ（Ｓｌ）がシンドローム発生器１４内にあり
かつ別のセクタ（ＳＯ）が修正ベクトル発生器２０内に
あるとき、もしセクタオーバラン状態が新しいセクタ（
たとえばＳ２）内にストアされたデータ内でクロック動
作することによって引き起こされれば、誤りプロセッサ
１０はセクタオーバラン状態を信号で送る。しかしなが
ら、誤りを犯しているセクタ（Ｓ２）のデータバイトは
無視されかつ前に発生されたシンドロームは失われない
。

ＣＲＣ動作制御ビットは、セットされるとき（１）、デ
ィスク書込動作の間にＣＲＣ発生を、かつディスク読出
動作の間にＣＲＣ検出を能動化する。このビットがリセ
ットされるとき（０）、ＣＲＣ発生および検出回路が不
能化される。

もしＣＲＣ論理が能動化されれば、この論理によってデ
ィスク書込手続の間に発生された４つのＣＲＣバイトが
、ディスクへの書込みのために出力される。それらはま
た、誤り検出および修正（ＥＤＡＣ）フィールドによる
適用範囲のためにチェックバイト発生器１４に内部的に
経路づけされる。ディスク読出動作の間に、ＣＲＣが入
来のデータおよびＣＲＣフィールドにわたって発生され
る。もしデータおよびＣＲＣフィールドにおいて続出誤
りが起こらなければ、発生されたＣＲＣは０である。も
し０でないＣＲＣの結果となれば、発生された修正ベク
トルの後の確認のために内部的に退避される。

状態レジスタ２６ｄは、それが動作を行なうとき誤りプ
ロセッサ１０の状態を示す。もし、割込能動化ビットが
セットされかつ割込マスクレジスタが、以下に説明され
るように、その状態に対する割込みを発生するようにプ
ログラムされれば、誤りプロセッサ１０もまた割込みを
発生する。

−射的に、誤りプロセッサ１０は次の３つの型の状態を
報告する、１、　　セクタ処理の間、２、　セクタ処理の後、および、３、　致命的誤り。

セクタ処理の間に、誤りプロセッサ１０は通常、状態を
報告しかつ処理を続ける。セクタ処理の後、誤りプロセ
ッサ１０は状態を報告しかつ多重セクタ動作のための処
理を続ける。検出および修正モードにおいて修正不可能
な誤りが起こる場合、誤りプロセッサ１０がその誤りを
報告し、かつ修正ユニットはそのセクタのためのシンド
ロームをもはや処理しない。しかしながら、検出論理が
処理を続け、このセクタに対するシンドロームはそれが
使用可能になるとき修正ユニットによって転送されかつ
動作される。致命的誤りは誤りプロセッサ１０が止まる
ことを引き起こす。

割込マスクレジスタ２６ｅが設けられてシステムの要件
に適用するように誤りプロセッサ１０によって発生され
た割込みを適合させる。制御レジスタ２６ｃ内の割込能
動化ビットは、もし誤りプロセッサ１０がいかなる割込
みを発生するとしても、セットされなければならない。

これらのマスクビットは割込構成を微調整するために供
給される。

状態レジスタ２６ｄ内で報告された各状態に対して、対
応するビットが割込マスクレジスタ２６ｅ内で供給され
て、それは割込みが誤りプロセッサ１０によって発生さ
れるかどうかを決める。

もし割込マスクレジスタ２６ｅ内でビットがセットされ
れば、対応する状態は誤りプロセッサ１０によって割込
みが発生されることを引き起こさない。もしビットがリ
セットされれば、もし制御レジスタ２６ｃ内の割込能動
化ビットがセットされればその状態が起こるときそのと
き割込みが誤りプロセッサ１０によって発生される。

レコードサイズレジスタ２６ｆはデータおよびチェック
バイトの合計数を含む。通常、ＣＰＵはこの値を一度パ
ワーアップの後に書込まなくてはならない。

インタリーブサイズレジスタ２６ｇはセクタの１つの細
分の長さを含む。

しきい値カウントレジスタ２６ｈは、細分内の誤りの数
がプログラムされたカウントに等しい場合、ＣＰＵを変
更するために誤りプロセッサ１０によって用いられるカ
ウントを特定する。この情報はコードの誤り検出能力の
どれだけが用いられているかを検出することにおいて役
に立つ。

もしいずれかの細分内の誤りの数がプログラムされたカ
ウントと等しければ、誤りプロセッサ１０は対応する状
態ビットをセットしかつＣＰＵが割込まれるが、それは
もしそうプログラムされていればである。

令弟３図を参照すると、ディスクコントローラ環境にお
ける、かつ特定的には光デイスクコントローラ環境にお
ける、この発明に従う誤りプロセッサ１０の実現化例を
ブロック図が示す。

誤りプロセッサ１０は上記に説明されたように、ハード
ウェアプロセッサ部分１２およびインタフェース２４か
らなる。誤りプロセッサ１０に接続されているのはディ
スクコントローラ５０である。

この発明の目的のための適切なディスクコントローラは
、モデル番号Ａｍ９５Ｃ９６としてアドバンスト・マイ
クロ・ディバイシズ・インコーホレーテッド（Ａｄｖａ
ｎｃｅｄ　Ｍｉｃｒｏ　Ｄｃｖｉｃｃｓ　Ｉｎｃ、　）
から入手可能である。

メモリ装置５２もまたバッファバス５４によって誤りプ
ロセッサ１０に接続される。好ましい実施例において、
メモリ５２は２５６にバイトＤＲＡＭである。

バッファバス５４にはまたホストアダプタ５６が接続さ
れ、それはたとえばモデル番号Ａｍ３３Ｃ９３としての
アドバンスト・マイクロ・デイバインズ・インコーホレ
ーテッドによって製造されるものである。

アドバンスト・マイクロ・ディバイシズ・インコーホレ
ーテッドによって製造されるモデル番号Ａｍ８０Ｃ５１
などのＣＰＵ５８もまたディスクコントローラ５０に接
続される。ＣＰＵ５８はＣＰＵバス６０によってディス
クコントローラ５０に接続される。

直列データバス６２によってディスクコントローラ５０
に接続されるのは１つまたはそれ以上のディスクドライ
ブ６４であり、そこには従来のセクタにフォーマットさ
れた光ディスク（図示せず）が存する。

パワーアップまたはリセットの後に、誤りプロセッサ１
０か適当な動作パラメタでＣＰＵ５８によってプログラ
ムされる。ディスク書込動作の間に、ディスクコントロ
ーラ５０が、バッファメモリ５２からディスク６４ヘセ
クタデータバイトを転送する。この転送が起こると、デ
ータ経路コントローラ５０はまたこのデータを誤りプロ
セッサ１０に書込み、それは内部的にこのデータに対す
るチェックバイトを発生する。セクタデータがディスク
６４に書込まれた後、ディスクコントローラ５０は誤り
プロセッサ１０からチェックバイトを読出しかつそれら
をディスク６４に書込む。

ディスク読出動件の間に、コントローラ５０はセクタデ
ータバイトをディスク６４からバッファメモリ５２およ
び誤りプロセッサ１０へ転送する。

データが同時にバッファ５２および誤りプロセッサ１０
内に書込まれる。セクタデータがディスク６４から読出
された後、コントローラ５０がディスク６４からチェッ
クバイトを読出しかつそれらを誤りプロセッサ１０に書
込む。誤りプロセッサ１０はこのデータおよびチェック
バイトのためのシンドロームを発生する。もし発生され
たシンドロームが０であれば、ディスクセクタ読出動作
は成功であった。さもなければ、誤りプロセッサｌＯが
このセクタに対する修正ベクトルを計算する。

同時に、新しいセクタが誤りプロセッサ１０内にクロッ
ク動作されることができて、ディスク６４からの０イン
タリ一ブ読出動作を維持する。

誤りプロセッサ１０は修正ベクトル計算を行なうけれど
も、実際の修正（すなわち、不良バイトアドレスの計算
およびバイトのフェッチ、ＸＯＲ。

および書き戻し）はバッファマネージャ論理コントロー
ラ５０によってまたは外部マイクロプロセッサユニット
内で行なわれる。

ディスクコントローラ５０がディスク６４を読出してい
るとき、適切なメモリ書込制御信号および誤りプロセッ
サ１０を同時に活性化して（ＤＳおよびＷＲを活性化す
ることによって）、それはディスクからセクタデータを
読出しかつそれをメモリ５２に書込む。ディスク６４か
らのチェックバイト読出しは誤りプロセッサ１０のみに
書込まれる（ＤＳおよびＷＲを活性化することによって
）誤りプロセッサ１０はセクタデータおよびＥＤＡＣフ
ィールドの長さの内部カウントを維持する。

ディスク読出動作の間に、誤りプロセッサ１゜が同時の
シンドローム発生および修正ベクトル発生を可能とする
。こうして、新しいセクタが誤りプロセッサ１０内にシ
ンドローム発生のために読出されている間に、誤りプロ
セッサ１０は前に読出されたセクタに対する修正ベクト
ルを、もし誤りがそのセクタに対して検出されたならば
、計算することができる。さらに、別の前に読出された
セクタの修正ベクトル（１つまたは複数）がベクトルＦ
ＩＦＯレジスタ２２内に存し得る。

令弟４図および第５図を参照すると、タイミング図が示
され、それはデータ書込（伝送）およびデータ続出（受
取）動作（第４図）、およびそのような読出動作の間に
誤りが起きたときのデータ読出動作（第５図）を表わす
。

動作において、３つのセクタ、すなわち５Ｏ１Ｓ１およ
びＳ２からのデータがディスクから読出される例を考え
ることが助けとなる。−射的に、セクタがディスク６４
から読出されかつそのセクタに対するデータが制御信号
ＤＳおよびＷＲを用いて誤りプロセッサ１０内にクロッ
ク動作される。

このデータはまたメモリ５２へ記憶のために送られる。

セクタから読出されたチェックバイトフィールドはＤＳ
およびＷＲ制御信号を用いて誤りプロセッサ１０へのみ
送られる。

セクタＳＯに対するデータはシンドローム発生器１４内
ヘクロツク動作され、そのセクタに対するチェックバイ
トが続く。誤りが問題のセクタ内で起こったと仮定する
と、そのセクタに対するシンドロームは０でなくかつ発
生器１４によって発生される。この状態はＢＵＲＳＴ　
　ＥＲＲＯＲとして周知の信号を用いてコントローラ５
０へ信号で知らされる。

セクタＳＯに対して発生されたシンドロームが今シンド
ローム記憶装置１８内に転送されかつシンドローム発生
器１４は次のセクタ、ｓｌに対するデータおよびチェッ
クバイトを受取る準備ができている。次のセクタＳ１に
対するデータがシンドローム発生器１４内にクロック動
作され、修正ベクトル発生器２０はセクタＳＯに対する
シンドロームを処理し始める。

修正ベクトル発生器２０によって発生された修正ベクト
ルはベクトルＦ　Ｉ　ＦＯ２２内に置かれる。

修正ベクトルが使用可能であることがＶＥＣＴＯＲＢＹ
ＴＥ　　ＡＶＡＩＬＡＢＬＥ信号を用いてディスクコン
トローラ５０に信号で送られる。ディスクコントローラ
５０はこれらのベクトルバイトをベクトルＦＩＦＯ２２
から、信号Ｃ８，ＲＤおよび適切なアドレス制御信号を
用いてフェッチする。ディスクコントローラ５０はそれ
からこれらのベクトルを解釈しかつメモリ５２内にスト
アされたデータに関する必要な修正（１つまたは複数）
を行なう。

セクタＳ２内のデータに対する修正ベクトル発生が完了
するとき、シンドローム記憶装置１８は再び次のセクタ
に対して利用可能である。そのときまでには、セクタＳ
１に対するシンドローム発生は完了されてもよく、かつ
セクタＳｌ（それが誤りを含むと仮定する）に対するシ
ンドロームがシンドローム記憶装置１８に転送される。

シンドローム発生器１４それ自身がセクタＳ２内のデー
タを処理するために使用可能である。その結果として、
−時に、ベクトルＦ　Ｉ　ＦＯ２２がセクタＳＯに対す
るベクトルを含むことができ、修正ベクトル発生器２０
はセクタＳ１からのデータを処理していることができか
つシンドローム発生器はセクタＳ２内のデータを処理し
ていることができる。

各セクタシンドローム発生動作の終わりに、誤りプロセ
ッサ１０がＢＵＲＳＴ　　ＥＲＲＯＲ信号を用いて対応
するセクタ内の誤りの存在を信号で送る。しかし多くの
セクタからのデータがディスク６４から読出されるとき
、いくつかのセクタが誤りを含まないことが可能である
。もしセクタ内のデータが誤りを含まなければ、それの
シンドロームは処理のために修正ベクトル発生器２０に
送られない。したがって、シンドローム発生器１４によ
ってかつ修正ベクトル発生器２０によって処理されてい
るセクタ、およびそれの修正ベクトルがベクトルＦＩＦ
Ｏ２２内に保持されているセクタはシーケンシャルであ
る必要はない。

ディスクコントローラ５０が各セクタの終わりに信号を
送られるので、そのセクタが誤りを含むかどうかにかか
わらず、それはどのセクタが誤りを有したかの追跡をす
ることができる。それがベクトルＦＩＦＯ２２から修正
ベクトルを検索するとき、これがセクタに対する最後の
修正ベクトルであることが信号で送られる。次のセクタ
の第１の修正ベクトルがベクトルＦＩＦＯ２２から読出
されるとき、それゆえ、ディスクコントローラ５０はこ
の修正ベクトルに対応するセクタを決めることができる
。

その後のセクタからのデータが読出されかつチェックバ
イト／シンドローム発生器１４が前のセクタからのデー
タを処理しており、かつシンドローム記憶装置１８およ
び修正ベクトル発生器２０がそれに先立つセクタからの
データで占められ、かつベクトルＦ　Ｉ　ＦＯ２２がさ
らになお前のセクタからの修正ベクトル情報を含むとき
、最新のセクタからのデータが無視される。誤りプロセ
ッサ１０内で起こるすべてのデータおよび処理はそのま
まである。

ＶＥＣＴＯＲＢＹＴＥ　　ＡＶＡＩＬＡＢＬＥビン（図
示せず）が活性状態になるとき、ディスクコントローラ
５０は、Ｃ３，ＲＤおよび適当なアドレス信号を用いて
ベクトルキューからの３バイトベクトルをフェッチする
ことによって修正を行なう。ディスクコントローラ５０
は、修正ベクトル発生器２０によって計算されたオフセ
ットを用いて、バッファ３０内の誤りのバイトのアドレ
スを計算する。ディスクコントローラ５０はそれからこ
のバイトをバッファ３０からフェッチして、誤り値でそ
れをＸＯＲ処理しかつ修正されたデータをバッファメモ
リ３０内に戻って書込む。

このプロセスは、すべての誤りが見い出されかつ修正さ
れるまで、または誤りプロセッサ１０がそのセクタが修
正不可能な誤りを有することを示すまで続く。この状態
は修正ベクトルそれ自身内においてディスクコントロー
ラ５０に戻される。

誤りプロセッサ１０修正ハードウエアは、セクタ内のデ
ータが修正不可能であるかどうかをすぐに見い出すこと
ができない。セクタは第１に修正可能であると仮定され
る。修正ベクトル計算が進むにつれて、修正ベクトル発
生器２０はそのセクタが修正不可能であると決めるかも
しれない。これは修正ベクトル発生器２０がセクタ動作
を終了することを引き起こす。適切な状態が状態レジス
タ２６ｄ内にストアされる。また、最後のベクトルが適
切な状態で発生される。

特定の動作要件および環境に適合するための様々な他の
修正および変更が当業者にとって明らかであるので、こ
の発明は開示の目的のために選択された例に制限される
とは考えられず、かつこの発明の真の精神および範囲か
ら逸脱しないすべての変更および修正を含む。

【図面の簡単な説明】

第１図はこの発明に従う誤りプロセッサのブロック図で
あり、第２図はインタフェースの詳細を示す第１図に示される
誤りプロセッサのブロック図であり、第３図はディスク
コントローラ環境における誤りプロセッサの実現化例を
示すブロック図であり、第４図はデータ伝送およびデー
タ受取動作のタイミング図であり、さらに、第５図は誤りがそれの過程の間に起こるときのデータ受
取動作のタイミング図である。図において、１０は誤りプロセッサであり、１２はハー
ドウェアプロセッサであり、２４はインタフェースであ
り、２６はレジスタファイルである。特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド

Claims

【特許請求の範囲】

（１）受取られたデータのブロック内の誤りを検出しか
つ修正するために単一集積回路チップ上に置かれた誤り
プロセッサであって、前記誤りプロセッサは通信バスと
通信関係にあり、かつ、ｉ）データを受取りかつ前記受
取られたデータに対応するシンドロームバイトを発生するための、
かつｉｉ）前記データ内で誤りを検出しかつ前記誤りのおよ
びそれの値の相対的な位置を示す修正ベクトルを発生す
るための、ａ）処理ハードウェア手段を含み、さらにｂ）前記処理ハードウェア手段および前記通信バスに動
作的に接続された、その間のデータ転送を容易にするた
めの、インタフェース手段を含む、誤りプロセッサ。
（２）前記処理ハードウェア手段がまたデータの関数と
してチェックバイトを発生するように適合させられた、
請求項１に記載の誤りプロセッサ。
（３）前記インタフェース手段が高速度データ伝送イン
タフェースおよびレジスタインタフェースを含む、請求
項１に記載の誤りプロセッサ。
（４）前記処理ハードウェア手段が、前記処理ハードウ
ェア手段によって発生された修正ベクトルを受入れるた
めのベクトルＦＩＦＯレジスタを含む、請求項１に記載
の誤りプロセッサ。
（５）前記インタフェース手段が、前記ベクトルＦＩＦ
Ｏレジスタからベクトルデータを検索するように適合さ
れたレジスタファイルを含む、請求項４に記載の誤りプ
ロセッサ。
（６）前記インタフェース手段がＶＥＣＴＯＲＢＹＴＥ
ＡＶＡＩＬＡＢＬＥ信号を発生するように適合された、
請求項５に記載の誤りプロセッサ。
（７）前記インタフェース手段が、受取られたデータの
前記ブロック内の細分の数を特定化するための構成レジ
スタを含む、請求項４に記載の誤りプロセッサ。
（８）前記インタフェース手段が、前記処理ハードウェ
ア手段の動作を制御するための制御レジスタを含む、請
求項４に記載の誤りプロセッサ。
（９）前記制御レジスタ内にストアされた予め定められ
たビットがデータ伝送（書込）またはデータ受取（読出
）動作のいずれが行なわれるべきかを決める、請求項８
に記載の誤りプロセッサ。
（１０）前記制御レジスタ内にストアされた予め定めら
れたビットが前記処理ハードウェア手段の動作を能動化
する、請求項８に記載の誤りプロセッサ。
（１１）前記インタフェース手段が、タスクの完了を示
すためのおよび致命的誤りの発生を示すための状態レジ
スタを含む、請求項４に記載の誤りプロセッサ。
（１２）前記インタフェース手段が、前記状態レジスタ
が更新されるとき割込み信号の発生を選択的に禁止する
ための割込みマスクレジスタを含む、請求項１１に記載
の誤りプロセッサ。
（１３）前記インタフェース手段が、受取られたデータ
の前記ブロックの長さを特定するためのレコードサイズ
レジスタを含む、請求項４に記載の誤りプロセッサ。
（１４）前記インタフェース手段が、前記細分の各々の
長さを特定すためのインタリーブサイズレジスタを含む
、請求項７に記載の誤りプロセッサ。
（１５）前記インタフェース手段が、前記処理ハードウ
ェア手段によって修正されるべき誤りの最大の許容可能
な数を特定するためのしきい値カウントレジスタを含む
、請求項４に記載の誤りプロセッサ。