JPH01188953A - 障害の許容範囲があるデータ保全装置及びその方法 - Google Patents
障害の許容範囲があるデータ保全装置及びその方法Info
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- JPH01188953A JPH01188953A JP63300460A JP30046088A JPH01188953A JP H01188953 A JPH01188953 A JP H01188953A JP 63300460 A JP63300460 A JP 63300460A JP 30046088 A JP30046088 A JP 30046088A JP H01188953 A JPH01188953 A JP H01188953A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一般にデータ処理システムにおけるデータの伝
達に関し、特にコードの生成及び検出を訂正する障害の
許容範囲があるデータ保全装置及びその方法に関する。
達に関し、特にコードの生成及び検出を訂正する障害の
許容範囲があるデータ保全装置及びその方法に関する。
何か誤ったものが起こり得るときはいつでもその現象が
認識されて、その認識結果が誤り検出コード及び誤り訂
正コードに現われる。今日、使用に供されている誤り検
出及び訂正技術の殆んどが１つ以上の形式の「冗長性」
に依存している。即ち、誤り検出又は誤り訂正コードで
ある、情報データと共に伝達される余剰ビットに依存し
ている。
認識されて、その認識結果が誤り検出コード及び誤り訂
正コードに現われる。今日、使用に供されている誤り検
出及び訂正技術の殆んどが１つ以上の形式の「冗長性」
に依存している。即ち、誤り検出又は誤り訂正コードで
ある、情報データと共に伝達される余剰ビットに依存し
ている。
単一又は複数の余剰ビットは情報ビットに生じ得る誤り
を検出するために使用される。この形式で伝達されるデ
ータが受信されると、余剰ビットが点検されて、伝達の
際にデータが転化させられたか否かを確定するようにし
ている。誤りが生じれば、そのデータを送り返すことが
できる。
を検出するために使用される。この形式で伝達されるデ
ータが受信されると、余剰ビットが点検されて、伝達の
際にデータが転化させられたか否かを確定するようにし
ている。誤りが生じれば、そのデータを送り返すことが
できる。
あいにく、データの返送は全く満足のいくものではない
。即ち、余分な時間が必要となり、かつ（データ返送技
術上の課題を処理するために使用される２つの信号路を
設けることによって）システムが複雑化するだけでなく
、データに誤りが記録されていれば、データ返送という
技術的趣旨によって前記問題を解消することはできない
。
。即ち、余分な時間が必要となり、かつ（データ返送技
術上の課題を処理するために使用される２つの信号路を
設けることによって）システムが複雑化するだけでなく
、データに誤りが記録されていれば、データ返送という
技術的趣旨によって前記問題を解消することはできない
。
冗長性が十分にとられていれば、誤り訂正を行うために
余剰ビットを使用して前述の問題の幾分かを解消するよ
うにできる。
余剰ビットを使用して前述の問題の幾分かを解消するよ
うにできる。
信号に障害が伴わないという原理に基づく、障害の許容
範囲が設けられた構成において、回路構成要素を点検し
てその誤りを記録する誤りコードは通常、複製され、「
固定ステップ」で作動せられて、障害の許容範囲に関す
るキャバビリティーを得るようにしている。一方の回路
が単独で誤り訂正、及び検出機能を果すように設計され
、他方の回路が前者を実検する機能を有するようにした
ものもある。この場合、前者の回路が故障すれば、装置
全体が故障する。また、何かの理由で、双方の回路が正
確に機能しなければ、誤りは決して発見されない。
範囲が設けられた構成において、回路構成要素を点検し
てその誤りを記録する誤りコードは通常、複製され、「
固定ステップ」で作動せられて、障害の許容範囲に関す
るキャバビリティーを得るようにしている。一方の回路
が単独で誤り訂正、及び検出機能を果すように設計され
、他方の回路が前者を実検する機能を有するようにした
ものもある。この場合、前者の回路が故障すれば、装置
全体が故障する。また、何かの理由で、双方の回路が正
確に機能しなければ、誤りは決して発見されない。
従って、本発明の目的は、一方の装置が故障した場合に
他方の装置が機能するようにした、従来知られているも
のに比して優れた障害の許容範囲のキャパビリティーを
有する誤りコード生成及び検出装置及びその方法を提供
することを目的とする。
他方の装置が機能するようにした、従来知られているも
のに比して優れた障害の許容範囲のキャパビリティーを
有する誤りコード生成及び検出装置及びその方法を提供
することを目的とする。
〔課題を解決するための手段及び作用〕広く、本発明は
、データ記憶デバイスに伝達されるデータを監視して、
前記データに関連すると共に前記データが記憶される誤
り訂正コードを生成する第１のモードと、（前記データ
記憶デバイス又は前記デバイスからの何れかで）伝達さ
れるデータを監視して、前記データ中の誤りを検出する
第２のモードとの何れでもおのおのが動作可能である、
実質的に同一に構成された一対の誤りコード生成及び誤
り検出制御装置を備えている。
、データ記憶デバイスに伝達されるデータを監視して、
前記データに関連すると共に前記データが記憶される誤
り訂正コードを生成する第１のモードと、（前記データ
記憶デバイス又は前記デバイスからの何れかで）伝達さ
れるデータを監視して、前記データ中の誤りを検出する
第２のモードとの何れでもおのおのが動作可能である、
実質的に同一に構成された一対の誤りコード生成及び誤
り検出制御装置を備えている。
データが前記データ記憶デバイスに伝達されるとき、前
記制御装置の一方は前記第１のモードで機能し、同時に
、前記制御装置の他方は前記第２のモードで機能して前
記一方の装置の本来の機能を保証するようにしている。
記制御装置の一方は前記第１のモードで機能し、同時に
、前記制御装置の他方は前記第２のモードで機能して前
記一方の装置の本来の機能を保証するようにしている。
前記データ記憶デバイスからデータを受けたとき、制御
装置の双方とも第２のモードで機能する。
装置の双方とも第２のモードで機能する。
更に、制御装置の双方とも他方の機能を果すように構成
されている。即ち、一方の装置が故障すれば、他方の装
置は誤り訂正コード生成及び検出に対して依然として有
効である。
されている。即ち、一方の装置が故障すれば、他方の装
置は誤り訂正コード生成及び検出に対して依然として有
効である。
本発明の構成に関する障害の許容特性の外にも、本発明
によって諸利益が得られる。
によって諸利益が得られる。
別の利益は、データが前記記憶デバイスに伝達されると
き、一方の制御装置はコードを生成する前記第１のモー
ドで機能し、他方の制御装置は誤りを検出する前記第２
のモードで機能して、要するに、前者の（又はそれにつ
いては自身の）機能を点検することからもたらされる。
き、一方の制御装置はコードを生成する前記第１のモー
ドで機能し、他方の制御装置は誤りを検出する前記第２
のモードで機能して、要するに、前者の（又はそれにつ
いては自身の）機能を点検することからもたらされる。
従って、双方とも前記第１のモードで作動されればそう
いうことはないが、前記第１の機能モードにて誤りが検
出される。
いうことはないが、前記第１の機能モードにて誤りが検
出される。
誤り検出及び訂正技術に関して拡張使用を行う場合、デ
ータ処理システムの１領域を二次記憶装置に設けること
ができる。−次記憶装置には通常、磁気媒体の形態をと
る大規模データ記憶機構が使用される。またこの大規模
データ記憶機構は、何らかの型式を有する入出力構成体
を通してデータ処理システムの主計算セクションに対し
てアクセス可能である。伝達データは計算セクションと
最終二次記憶機構との間の経路に沿った何れかの箇所で
転化を生じ得る。本発明によればこの分野において特定
の利益がもたらされる。
ータ処理システムの１領域を二次記憶装置に設けること
ができる。−次記憶装置には通常、磁気媒体の形態をと
る大規模データ記憶機構が使用される。またこの大規模
データ記憶機構は、何らかの型式を有する入出力構成体
を通してデータ処理システムの主計算セクションに対し
てアクセス可能である。伝達データは計算セクションと
最終二次記憶機構との間の経路に沿った何れかの箇所で
転化を生じ得る。本発明によればこの分野において特定
の利益がもたらされる。
先ず第１図においては、入出力（Ｉｌｏ）バス１０と、
デバイス制御装置１２と、磁気ディスク装置として示し
た記憶デバイス１４とを備えたデータ処理システムの入
出力（Ｉｌｏ）セクションを示しである。一般に、デバ
イス制御装置１２はＩ１０バス１０を通して中央制御装
置（ＣＰ Ｕ、図示せず）と記憶デバイス１４との間で
伝達される制御データを操作する。他のプロトコルは使
用され得るものの、データは典型的にはビットが並列型
をなし、かつワードが直列型をなしてＩ１０バス１０を
介して伝達される。典型的に二次記憶装置に対しては、
記憶デバイス１４のデータ語ブロックとの間でデータの
受け渡しが行われる。また、このデータ語ブロックは、
しばしば誤り訂正コード（Ｅ ＣＣ）サインとして参照
されるＥＣＣと共に、多数のデータ語を含んでいる。
デバイス制御装置１２と、磁気ディスク装置として示し
た記憶デバイス１４とを備えたデータ処理システムの入
出力（Ｉｌｏ）セクションを示しである。一般に、デバ
イス制御装置１２はＩ１０バス１０を通して中央制御装
置（ＣＰ Ｕ、図示せず）と記憶デバイス１４との間で
伝達される制御データを操作する。他のプロトコルは使
用され得るものの、データは典型的にはビットが並列型
をなし、かつワードが直列型をなしてＩ１０バス１０を
介して伝達される。典型的に二次記憶装置に対しては、
記憶デバイス１４のデータ語ブロックとの間でデータの
受け渡しが行われる。また、このデータ語ブロックは、
しばしば誤り訂正コード（Ｅ ＣＣ）サインとして参照
されるＥＣＣと共に、多数のデータ語を含んでいる。
本発明は１１ビツトの誤り訂正機構（即ち、記号列中に
如何に多くの間違ったビットがあろうとも、情報データ
語のブロックに含まれる１１ビツトの如何なる記号列も
訂正することができる。）を構成する「ファイヤ・コー
ド多項式」として既知のものを使用しているが、使用さ
れるこの特殊誤り訂正コード・アルゴンリズムは本発明
に対して重要ではない。
如何に多くの間違ったビットがあろうとも、情報データ
語のブロックに含まれる１１ビツトの如何なる記号列も
訂正することができる。）を構成する「ファイヤ・コー
ド多項式」として既知のものを使用しているが、使用さ
れるこの特殊誤り訂正コード・アルゴンリズムは本発明
に対して重要ではない。
更に第１図に示すように、デバイス制御装置１２は内部
データ・バス２２に対してＩ１０バス１０を調整するボ
ート論理回路２０を備えている。
データ・バス２２に対してＩ１０バス１０を調整するボ
ート論理回路２０を備えている。
内部データ・バス２２はバス制御装置２４の制御によっ
てボート論理回路２０と、緩衝記憶装置２６、デバイス
・インターフェース・モジュール２８、及びスイッチ接
続部３０を介したマイクロプロセッサ・システム３２と
のそれぞれの間においてデータを伝送する。
てボート論理回路２０と、緩衝記憶装置２６、デバイス
・インターフェース・モジュール２８、及びスイッチ接
続部３０を介したマイクロプロセッサ・システム３２と
のそれぞれの間においてデータを伝送する。
バス制御装置２４はデータの供給源及び行先を含め、内
部データ・バス２２によって伝送されているデータに関
する方向を決定するように機能する。またこのバス制御
装置２４は、バス・スイッチ３０に対する制御用結線で
ある媒体（重心ケーブル３１で示しである）を通して、
マイクロプロセッサ・システム３２が内部データ・バス
２２をアクセスするように機能するので、ＣＰＵ （図
示せず）によって伝送された命令はマイクロプロセッサ
・システム３２によって受信されて解読される。またこ
の逆も可能である。この結果、マイクロプロセッサ・シ
ステム３２はＣＰＵ （図示せず）に情報を転送するこ
とができる。このデバイス制御装置１２に関して更に完
全に記載したものとしては、米国特許出願第０４０．５
１３号（出願日；１９８７年４月１７日）におけるデバ
イス制御装置の記載が挙げられる。
部データ・バス２２によって伝送されているデータに関
する方向を決定するように機能する。またこのバス制御
装置２４は、バス・スイッチ３０に対する制御用結線で
ある媒体（重心ケーブル３１で示しである）を通して、
マイクロプロセッサ・システム３２が内部データ・バス
２２をアクセスするように機能するので、ＣＰＵ （図
示せず）によって伝送された命令はマイクロプロセッサ
・システム３２によって受信されて解読される。またこ
の逆も可能である。この結果、マイクロプロセッサ・シ
ステム３２はＣＰＵ （図示せず）に情報を転送するこ
とができる。このデバイス制御装置１２に関して更に完
全に記載したものとしては、米国特許出願第０４０．５
１３号（出願日；１９８７年４月１７日）におけるデバ
イス制御装置の記載が挙げられる。
内部データ・バス２２は、実質的に同一に構成された一
対のデバイス制御ユニット４０ａ、４０ｂを備えたデバ
イス制御モジュール４０にも接続されている。このデバ
イス制御モジュール４０は誤り検出及び誤り修正を行っ
て本発明における機能を満たしている。
対のデバイス制御ユニット４０ａ、４０ｂを備えたデバ
イス制御モジュール４０にも接続されている。このデバ
イス制御モジュール４０は誤り検出及び誤り修正を行っ
て本発明における機能を満たしている。
一般に、ｃｐｕ ＜図示せず）及び記憶装置１４間にて
データの転送を行うデバイス制御装置１２の機能は具体
的には以下のようにしてなされる。
データの転送を行うデバイス制御装置１２の機能は具体
的には以下のようにしてなされる。
即ち、記憶デバイス１４によって記憶されるべきデータ
はＩ１０バス１０を通してＣＰＵ （図示せず）からポ
ート論理回路２０に伝達され、そこからバス制御装置２
４の制御により、内部データ・ハス２２を通して緩衝記
憶装置２６に伝達され、ここで−時的に記憶される。こ
の後、データは緩衝記憶装置２６からアクセスされデバ
イス・インターフェース・モジュール２８を通して、記
憶デバイス１４のデータ語のブロック（技術上、「セク
ション−］として知られている）に書き込まれる。
はＩ１０バス１０を通してＣＰＵ （図示せず）からポ
ート論理回路２０に伝達され、そこからバス制御装置２
４の制御により、内部データ・ハス２２を通して緩衝記
憶装置２６に伝達され、ここで−時的に記憶される。こ
の後、データは緩衝記憶装置２６からアクセスされデバ
イス・インターフェース・モジュール２８を通して、記
憶デバイス１４のデータ語のブロック（技術上、「セク
ション−］として知られている）に書き込まれる。
データは内部データ・バス２２を通して緩衝記憶装置２
６からデバイス・インターフェース・モジュール２８に
伝送されて記憶デバイス１４に記憶されるようになって
いると共に、デバイス制御モジュール４０によって監視
されている。デバイス制御モジュール４０は前述のバー
スト・モード誤り訂正アルゴリズム（即ち、ファイヤ・
コード・アルゴリズム）を使用して機能し、８バイトの
ＥＣＣサイン（７バイトは符号で、１バイトは全て零）
を生成する。
６からデバイス・インターフェース・モジュール２８に
伝送されて記憶デバイス１４に記憶されるようになって
いると共に、デバイス制御モジュール４０によって監視
されている。デバイス制御モジュール４０は前述のバー
スト・モード誤り訂正アルゴリズム（即ち、ファイヤ・
コード・アルゴリズム）を使用して機能し、８バイトの
ＥＣＣサイン（７バイトは符号で、１バイトは全て零）
を生成する。
第２図はデータ・ブロック形式を示している。
即ち、ＣＰＵから伝達されてきたデータの各ブロックに
対しては、１０バイトの見出しブロック５０があり続い
て送られてくる情報（分離ブロックにある）を同定する
ようになっている。また記憶装置１４にはこの見出しブ
ロック５０と組み合わされて、前述の形式を有する８バ
イトのＥＣＣサイン５２ （即ち、７バイトは符男で、
１バイトは全て零）が記憶される。見出しブロック５０
及びこれと組み合わされたＥＣＣサイン５２に続いて、
データ・ブロック５４（５１４バイトを構成する）及び
関連のＥＣＣサイン５６の形式で以ってデータが送られ
てくる。ＥＣＣサイン５６はＥＣＣサイン５２と同一形
式である。またＥＣＣサイン５２．５６の双方とも、デ
バイス制御モジュール４０のデバイス制御ユニット４０
ａ、４０ｂの何れか一方によって生成される。
対しては、１０バイトの見出しブロック５０があり続い
て送られてくる情報（分離ブロックにある）を同定する
ようになっている。また記憶装置１４にはこの見出しブ
ロック５０と組み合わされて、前述の形式を有する８バ
イトのＥＣＣサイン５２ （即ち、７バイトは符男で、
１バイトは全て零）が記憶される。見出しブロック５０
及びこれと組み合わされたＥＣＣサイン５２に続いて、
データ・ブロック５４（５１４バイトを構成する）及び
関連のＥＣＣサイン５６の形式で以ってデータが送られ
てくる。ＥＣＣサイン５６はＥＣＣサイン５２と同一形
式である。またＥＣＣサイン５２．５６の双方とも、デ
バイス制御モジュール４０のデバイス制御ユニット４０
ａ、４０ｂの何れか一方によって生成される。
デバイス制御モジュール４０を構成するデバイス制御ユ
ニット４０ａ、４０ｂは、了承されるように、制御式状
態装置であり、何れも内部データ・バス２２を通して伝
達されるデータを監視することができ、記憶装置１４に
書き込まれる見出しブロック４８又はデータ・ブロック
５３を形成するために（記憶デバイス１４にデータが伝
達される場合）データ・バイトに加えられるＥＣＣサイ
ンを生成するようになっている。
ニット４０ａ、４０ｂは、了承されるように、制御式状
態装置であり、何れも内部データ・バス２２を通して伝
達されるデータを監視することができ、記憶装置１４に
書き込まれる見出しブロック４８又はデータ・ブロック
５３を形成するために（記憶デバイス１４にデータが伝
達される場合）データ・バイトに加えられるＥＣＣサイ
ンを生成するようになっている。
データが記憶デバイス１４からアクセスされると、この
データは内部データ・バス２２を通して緩衝記憶装置２
６に伝達される。デバイス制御ユニッｌ−４０３，４０
ｂは伝達されるデータを再び監視して、アクセスされた
データの有効性を確定する誤り検出信号を生成する。デ
ータの中に誤りが生じたことが確定されると、この誤り
を訂正するためにＥＣＣサインが使用される′。
データは内部データ・バス２２を通して緩衝記憶装置２
６に伝達される。デバイス制御ユニッｌ−４０３，４０
ｂは伝達されるデータを再び監視して、アクセスされた
データの有効性を確定する誤り検出信号を生成する。デ
ータの中に誤りが生じたことが確定されると、この誤り
を訂正するためにＥＣＣサインが使用される′。
了承されるように、デバイス制御ユニット４０ａ、４０
ｂは、データが記憶デバイス１４に伝達される際、モー
ドは異なるが同時に機能する（「書き込み」機能）。デ
バイス制御ユニット４０ａ、４０ｂの機能モードはマイ
クロプロセッサ・システム３２によって設定される。即
ち、このシステム３２はデバイス制御ユニット４０ａ、
４０ｂのおのおのに設けられている成るレジスタに読み
出し・書き込みを行う。このため、マイクロプロセッサ
・システム３２はこれらのレジスタのうちの成るレジス
タに書き込みを行って、機能モードを開始させると共に
、開始時にて対応する制御ユニット４０ａ、４０ｂがど
のモードで機能するかを確定することができる。
ｂは、データが記憶デバイス１４に伝達される際、モー
ドは異なるが同時に機能する（「書き込み」機能）。デ
バイス制御ユニット４０ａ、４０ｂの機能モードはマイ
クロプロセッサ・システム３２によって設定される。即
ち、このシステム３２はデバイス制御ユニット４０ａ、
４０ｂのおのおのに設けられている成るレジスタに読み
出し・書き込みを行う。このため、マイクロプロセッサ
・システム３２はこれらのレジスタのうちの成るレジス
タに書き込みを行って、機能モードを開始させると共に
、開始時にて対応する制御ユニット４０ａ、４０ｂがど
のモードで機能するかを確定することができる。
ここで第３図を参照すると、デバイス制御ユニソト４０
ａがブロック図形式で示されている。２つのデバイス制
御ユニソｌ−４０ａ、４０ｂは全ての点で実質的に同一
であるので、デバイス制御ユニット４０ａに関する説明
はもう一方のデバイス制御ユニット４０ｂにも等しく当
てはまることを理解すべきである。
ａがブロック図形式で示されている。２つのデバイス制
御ユニソｌ−４０ａ、４０ｂは全ての点で実質的に同一
であるので、デバイス制御ユニット４０ａに関する説明
はもう一方のデバイス制御ユニット４０ｂにも等しく当
てはまることを理解すべきである。
デバイス制御ユニット４０ａの中核は、多数の所定状態
のおのおのを逐次的にとるように構成された状態装置６
０である。とられた各状態によって、デバイス制御ユニ
ソｔ−４０３の動作が命令される。図示するように、状
態装置６０は、マルチプレクサ（ＭＰＸ）６４を通して
、組合せ論理回路（ＣＬ）６６の１６ビツト出力又は制
御ユニット・データ・バス６８を通して伝達された１６
ビツトのデータを受ける状態レジスタ６２を備えている
。制御ユニット・データ・バス６８は回線受信回路７０
を通してデバイス制御装置１２（第１図参照）の内部デ
ータ・バス２２とつながっており、このデータ・バス６
８によりマイクロプロセッサ・システム３２がＭＰＸ６
４を通して状態レジスタ６２にアクセスをかけるように
なっている。
のおのおのを逐次的にとるように構成された状態装置６
０である。とられた各状態によって、デバイス制御ユニ
ソｔ−４０３の動作が命令される。図示するように、状
態装置６０は、マルチプレクサ（ＭＰＸ）６４を通して
、組合せ論理回路（ＣＬ）６６の１６ビツト出力又は制
御ユニット・データ・バス６８を通して伝達された１６
ビツトのデータを受ける状態レジスタ６２を備えている
。制御ユニット・データ・バス６８は回線受信回路７０
を通してデバイス制御装置１２（第１図参照）の内部デ
ータ・バス２２とつながっており、このデータ・バス６
８によりマイクロプロセッサ・システム３２がＭＰＸ６
４を通して状態レジスタ６２にアクセスをかけるように
なっている。
このようにして、マイクロプロセッサ・システム３２は
（アドレス・バス２３を通して伝達され、負荷に対して
必要なアドレス及び制御の各桁を生成するアドレス復号
論理回路７２によって復号化されたアドレス信号を使用
することによって）、状態レジスタ６２に書き込みを行
って、状態装置６０に対し、この装置６０がとり得る連
続した諸状態のうちから任意の特別な状態をとるように
なすことができる。
（アドレス・バス２３を通して伝達され、負荷に対して
必要なアドレス及び制御の各桁を生成するアドレス復号
論理回路７２によって復号化されたアドレス信号を使用
することによって）、状態レジスタ６２に書き込みを行
って、状態装置６０に対し、この装置６０がとり得る連
続した諸状態のうちから任意の特別な状態をとるように
なすことができる。
第３図は更に、組合せ論理回路６６がＥＣＣ制御レジス
タ７４の内容を受けることを示している。
タ７４の内容を受けることを示している。
このＥＣＣ制御レジスタ７４もマイクロプロセッサ・シ
ステム３２によってアクセス可能である。
ステム３２によってアクセス可能である。
マイクロプロセッサ・システム３２がＥＣＣレジスタ７
４に情報を書き込むことにより、状態装置６０の機能モ
ードが指示され、かつこのレジスタに所定ビットが設定
されて状態装置６０が機能できるようになっている。
４に情報を書き込むことにより、状態装置６０の機能モ
ードが指示され、かつこのレジスタに所定ビットが設定
されて状態装置６０が機能できるようになっている。
最後に、組合せ論理回路６６はまた復号論理回路７６か
ら２ビツト情報を受け、また順次、５６ビツトのデータ
を受けて、これらの５６ビ７トが全て零（Ａ、Ｚ）であ
るか否か、又はエンド・シフト（ＥＳ）表示であるか否
かを試験する。
ら２ビツト情報を受け、また順次、５６ビツトのデータ
を受けて、これらの５６ビ７トが全て零（Ａ、Ｚ）であ
るか否か、又はエンド・シフト（ＥＳ）表示であるか否
かを試験する。
制御ユニット・データ・バス６８は、５ビツトの見出し
くＨ）セクション及び１ビツトのデータ（Ｄ）セクショ
ンを有する１６ビツトの記憶レジスタ８０にもつながっ
ている。このレジスタ８０の分離型Ｈ及びＤセクション
はＭＰＸ８２を通して１２ビツトのカウンタ８４と情報
伝達を行う。
くＨ）セクション及び１ビツトのデータ（Ｄ）セクショ
ンを有する１６ビツトの記憶レジスタ８０にもつながっ
ている。このレジスタ８０の分離型Ｈ及びＤセクション
はＭＰＸ８２を通して１２ビツトのカウンタ８４と情報
伝達を行う。
カウンタ８４は内部データ・ハス（第１図参照）を通し
て伝達されるデータに関する各ワードを計数するように
機能する。この１２ビツトのカウンタ８４は５ビツトの
Ｈセクションを受けて見出しブロック５０の１０バイト
を計数する。そして、このカウンタ８４は７ビツトのＤ
セクションを受けて、データ・ブロック５４を構成する
データ・バイト数を計数する。最後に、定数（Ｓ）がＭ
ＰＸ８２を通して、記憶デバイス１４に書き込まれてい
る８バイトのＥＣＣサイン５２及び５６（第２図参照）
を計数する１２ビツトのカウンタ８４に伝達される。
て伝達されるデータに関する各ワードを計数するように
機能する。この１２ビツトのカウンタ８４は５ビツトの
Ｈセクションを受けて見出しブロック５０の１０バイト
を計数する。そして、このカウンタ８４は７ビツトのＤ
セクションを受けて、データ・ブロック５４を構成する
データ・バイト数を計数する。最後に、定数（Ｓ）がＭ
ＰＸ８２を通して、記憶デバイス１４に書き込まれてい
る８バイトのＥＣＣサイン５２及び５６（第２図参照）
を計数する１２ビツトのカウンタ８４に伝達される。
状態レジスタ６２の内容、レジスタ８０、及び１２ビツ
ト・カウンタ８４は、試験を行うために、マルチプレク
サＭＰＸ８６と、このＭＰＸ８６の出力を内部データ・
バス２２に伝達する。３状態回線駆動回路８８とを通し
て、マイクロプロセッサ・システム３２（第１図参照）
によりアクセス可能である。回線駆動回路８８は、マイ
クロプロセッサ・システム３２によって生成され、アド
レス復号器７２により復号されたアドレス信号を使用す
ることによって制御されて、ＭＰＸ８６のデータを内部
データ・バス２２に伝達するようになっている。
ト・カウンタ８４は、試験を行うために、マルチプレク
サＭＰＸ８６と、このＭＰＸ８６の出力を内部データ・
バス２２に伝達する。３状態回線駆動回路８８とを通し
て、マイクロプロセッサ・システム３２（第１図参照）
によりアクセス可能である。回線駆動回路８８は、マイ
クロプロセッサ・システム３２によって生成され、アド
レス復号器７２により復号されたアドレス信号を使用す
ることによって制御されて、ＭＰＸ８６のデータを内部
データ・バス２２に伝達するようになっている。
誤り訂正コードは、訂正コード・アルゴリズムを屡行す
る組合せ論理回路構成体であるＥＣＣマトリックス９０
によって生成される。このＥＣＣマトリックス９０に対
する１人力は、見出しブロック５０及びデータ・ブロッ
ク５４（第２図参照）を構成する各データ語を受ける１
６ビツトのデータ・レジスタ９２によってもたらされる
。ＥＣＣマトリックス９０はまた、ＥＣＣ制御レジスタ
７４からこのマトリックス構成体９０に直接送出される
読み出しくＲＥＡＰ）及び書き込み（ＷＲＺＴＥ）信号
を受ける。情報が記憶デバイス１４から読み出されて伝
送されると、ＥＣＣ制御レジスタ７４はマイクロプロセ
ンサ・システム３２によってＲＥＡＤ信号を断定するよ
うに設定され、この結果、ＥＣＣマトリックス９０に誤
り検出を行わせるようにしている。各データ語は内部デ
ータ・バス２２を通して伝達されるので、データ・レジ
スタ７２へと行先が定められてそこに一時的に記憶され
、誤り検出サインを形成するためにＥＣＣマトリックス
９０によって使用される。
る組合せ論理回路構成体であるＥＣＣマトリックス９０
によって生成される。このＥＣＣマトリックス９０に対
する１人力は、見出しブロック５０及びデータ・ブロッ
ク５４（第２図参照）を構成する各データ語を受ける１
６ビツトのデータ・レジスタ９２によってもたらされる
。ＥＣＣマトリックス９０はまた、ＥＣＣ制御レジスタ
７４からこのマトリックス構成体９０に直接送出される
読み出しくＲＥＡＰ）及び書き込み（ＷＲＺＴＥ）信号
を受ける。情報が記憶デバイス１４から読み出されて伝
送されると、ＥＣＣ制御レジスタ７４はマイクロプロセ
ンサ・システム３２によってＲＥＡＤ信号を断定するよ
うに設定され、この結果、ＥＣＣマトリックス９０に誤
り検出を行わせるようにしている。各データ語は内部デ
ータ・バス２２を通して伝達されるので、データ・レジ
スタ７２へと行先が定められてそこに一時的に記憶され
、誤り検出サインを形成するためにＥＣＣマトリックス
９０によって使用される。
ＥＣＣマトリックス９０は５０ビツトの並列出力を生成
し、この出力をマルチプレクサ（ＭＰＸ）９４に加える
。そしてこのＭＰＸ９４は、ＥＣＣマトリックス９０、
デバイス制御バス６８、ＥＣＣアキュムレータ自身、及
び直列多項型分周回路９８を含む幾つかのデータ発生源
のうちから１つのデータを選択してこれをＥＣＣアキュ
ムレータ９６に伝達する。
し、この出力をマルチプレクサ（ＭＰＸ）９４に加える
。そしてこのＭＰＸ９４は、ＥＣＣマトリックス９０、
デバイス制御バス６８、ＥＣＣアキュムレータ自身、及
び直列多項型分周回路９８を含む幾つかのデータ発生源
のうちから１つのデータを選択してこれをＥＣＣアキュ
ムレータ９６に伝達する。
ＥＣＣアキュムレータ９６の５６ビツト出力は前述した
復号論理回路７６と、この５６ビツト出力を１６ビツト
毎に分割する４対１マルチプレクサ１００とに加えられ
る。最終的にマルチプレクサ１００の出力は、ＭＰＸ８
６と３状態回路駆動回路８８のアレイと通して内部デー
タ・バス２２に伝達される。
復号論理回路７６と、この５６ビツト出力を１６ビツト
毎に分割する４対１マルチプレクサ１００とに加えられ
る。最終的にマルチプレクサ１００の出力は、ＭＰＸ８
６と３状態回路駆動回路８８のアレイと通して内部デー
タ・バス２２に伝達される。
前述したように、デバイス制御ユニット４０ａ、４０ｂ
の動作はマイクロプロセッサ・システム３２（第１図参
照）によって制御され、このシステム３２によってＥＣ
Ｃ制御レジスタ７４にアクセスがかけられる。ＥＣＣ制
御レジスタ７４は、例えば、データの移動方向（即ち、
データは記憶デバイス１４に書き込まれるのか又はそこ
から読み出されるのか、また読み出されたデータは見出
し情報か又はデータ情報か、等）を同定するビット位置
を有している。
の動作はマイクロプロセッサ・システム３２（第１図参
照）によって制御され、このシステム３２によってＥＣ
Ｃ制御レジスタ７４にアクセスがかけられる。ＥＣＣ制
御レジスタ７４は、例えば、データの移動方向（即ち、
データは記憶デバイス１４に書き込まれるのか又はそこ
から読み出されるのか、また読み出されたデータは見出
し情報か又はデータ情報か、等）を同定するビット位置
を有している。
また前述のように、デバイス制御ユニット４０ａ、４０
ｂの動作は、開始状態を状態レジスタ６２に書き込むと
共に、状態装置６０がそのアセンブル状態を通して順序
付けを開始できるようにする開始（ＳＴＡＲＴ）ビット
を含むＥＣＣレジスタ７４にモード情報を書き込むこと
によって開始される。
ｂの動作は、開始状態を状態レジスタ６２に書き込むと
共に、状態装置６０がそのアセンブル状態を通して順序
付けを開始できるようにする開始（ＳＴＡＲＴ）ビット
を含むＥＣＣレジスタ７４にモード情報を書き込むこと
によって開始される。
データが記憶デバイス１４に書き込まれることとする。
デバイス制御ユニットのうちの一方、例えばユニット４
０ａが状態を設定されることによって動作開始となり、
ＥＣＣ制御レジスタ７４に情報をもたらす。これによっ
て、このデバイス制御ユニット４０ａ伝達データ用のＥ
ＣＣサインを生成する。即ち、各データ語は内部データ
・バス２２を通して伝達されるので、データ・レジスタ
９２にも伝達されてこれを負荷し、ＥＣＣサインを生成
するようになす。
０ａが状態を設定されることによって動作開始となり、
ＥＣＣ制御レジスタ７４に情報をもたらす。これによっ
て、このデバイス制御ユニット４０ａ伝達データ用のＥ
ＣＣサインを生成する。即ち、各データ語は内部データ
・バス２２を通して伝達されるので、データ・レジスタ
９２にも伝達されてこれを負荷し、ＥＣＣサインを生成
するようになす。
しかしながら、別のデバイス制御ユニット４０ｂはこれ
とは異って機能する。即ち、データ伝送を（記憶デバイ
ス１４に対して）開始するとき、状態レジスタ６２には
状態が設定され、またＥＣＣ制御レジスタ７４には情報
が書き込まれる。
とは異って機能する。即ち、データ伝送を（記憶デバイ
ス１４に対して）開始するとき、状態レジスタ６２には
状態が設定され、またＥＣＣ制御レジスタ７４には情報
が書き込まれる。
この結果、（デバイス制御ユニッ）４０ａに設定されて
いるＦＣＣサイン生成モードとは反対に）デバイス制御
ユニッｌ−４０ｂには誤り検出モードが設定される。一
方のデバイス制御ユニット４０ａが機能しているので、
各データ語は内部データ・バス２２を通して緩衝記憶装
置２６からデバイス・インターフェース・モジュール２
８に伝達される（そして、記憶デバイス１４に書き込ま
れる）。各データ語はまたデータ・レジスタ９２にも負
荷される。しかしながら、デバイス制御ユニット４０ａ
において、ＥＣＣ制御レジスタ７４はＥＣＣマトリック
ス９０に送出されるＷＲＩＴＥ信号を断定するための（
かつ、ＲＥＡＤ信号を断定しないための）ビット・セン
トを有しているので、ビットはＲＥＡＤ信号を断定する
ように（かつ、ＷＲＴＴＥ信号を断定しないように）設
定される。
いるＦＣＣサイン生成モードとは反対に）デバイス制御
ユニッｌ−４０ｂには誤り検出モードが設定される。一
方のデバイス制御ユニット４０ａが機能しているので、
各データ語は内部データ・バス２２を通して緩衝記憶装
置２６からデバイス・インターフェース・モジュール２
８に伝達される（そして、記憶デバイス１４に書き込ま
れる）。各データ語はまたデータ・レジスタ９２にも負
荷される。しかしながら、デバイス制御ユニット４０ａ
において、ＥＣＣ制御レジスタ７４はＥＣＣマトリック
ス９０に送出されるＷＲＩＴＥ信号を断定するための（
かつ、ＲＥＡＤ信号を断定しないための）ビット・セン
トを有しているので、ビットはＲＥＡＤ信号を断定する
ように（かつ、ＷＲＴＴＥ信号を断定しないように）設
定される。
従って、デバイス制御ユニット４０ｂのＥＣＣ７トリツ
クス３０は（デバイス制御ユニット４０ａによって生成
される）ＥＣＣサインを検査するように構成されている
。ファイヤ・コード・アルゴリズムによれば、データ（
又は見出し）及びＥＣＣ情報がデバイス制御ユニッｌ−
４０ｂによって処理されたとき（一方のデバイス制御ユ
ニット４０ａによって伝達されたとき）には、ＥＣＣア
キュムレータ９６の内容は全て零を有し、この状態はＡ
Ｚ倍信号生成する復号論理回路７６によって点検される
。このことは当然、誤り状態が明確であり、状態装置６
０がこの問題に示す誤り信号を生成する場合のことでは
ない。
クス３０は（デバイス制御ユニット４０ａによって生成
される）ＥＣＣサインを検査するように構成されている
。ファイヤ・コード・アルゴリズムによれば、データ（
又は見出し）及びＥＣＣ情報がデバイス制御ユニッｌ−
４０ｂによって処理されたとき（一方のデバイス制御ユ
ニット４０ａによって伝達されたとき）には、ＥＣＣア
キュムレータ９６の内容は全て零を有し、この状態はＡ
Ｚ倍信号生成する復号論理回路７６によって点検される
。このことは当然、誤り状態が明確であり、状態装置６
０がこの問題に示す誤り信号を生成する場合のことでは
ない。
以上、同一に構成された一対のデバイス制御ユニッ）４
０ａ、４０ｂを利用した、障害の許容範囲があるデータ
保全の点検方法について開示した。
０ａ、４０ｂを利用した、障害の許容範囲があるデータ
保全の点検方法について開示した。
しかしながら、データを記憶デバイスに伝達する際、双
方のユニットを固定ステップで機能させるよりも、一方
をＥＣＣサインを生成するモードで機能させ、他方を異
なるモードで機能させて前者によって生成された信号を
点検するようにした方がよい。
方のユニットを固定ステップで機能させるよりも、一方
をＥＣＣサインを生成するモードで機能させ、他方を異
なるモードで機能させて前者によって生成された信号を
点検するようにした方がよい。
更に、デバイス制御ユニット４０ａ、４０ｂに関してプ
ログラム作成を可能とすることにより、これらの機能を
交換することができる。即ち、−方に障害が生じた場合
には他方を作動させて、このユニットに障害の許容範囲
を設けるようにすることができる。
ログラム作成を可能とすることにより、これらの機能を
交換することができる。即ち、−方に障害が生じた場合
には他方を作動させて、このユニットに障害の許容範囲
を設けるようにすることができる。
ここにおいて、以上の記載に関連して以下の各項を開示
する。
する。
１） おのおのが関連した誤り訂正コードを有する複数
のデータ・ブロックの形式で、データをアクセス可能に
記憶するように構成されたデータ記憶手段と、制御手段
とを備えて前記データ記憶手段と前記制御手段との間で
データの受け渡しができるようにした、誤り訂正コード
を生成する障害の許容範囲がある装置において、伝達デ
ータを監視して各データ・ブロックに関連する誤り訂正
コードを生成するようにした第１のモードと、伝達デー
タを監視すると共に、前記制御手段と前記データ記憶手
段との間で伝達される各データ・ブロックに関する前記
誤り訂正コードの正確さを点検するようにした第２のモ
ードとの何れでも動作できる第１及び第２の制御手段と
、データが前記データ記憶手段に伝達されるとき、前記
第１の制御手段を前記第１のモードで動作させることが
でき、同時に前記第２の制御手段を前記第２のモードで
動作させて前記第１の制御手段の動作を点検できるよう
にした、前記第１及び第２の制御手段に結合された回路
手段と、を具備したことを特徴とする特許 ２）前記回路手段は、選択的かつ二者択一的に前記第２
の制御手段を前記第１の制御手段の代わりに前記第１の
モードで動作させると同時に、前記第１の制御手段を前
記第２の制御手段の代わりに第２のモードで動作させて
前記第２の制御手段の動作を点検するようにした手段を
備えている前記第１項に記載の装置。
のデータ・ブロックの形式で、データをアクセス可能に
記憶するように構成されたデータ記憶手段と、制御手段
とを備えて前記データ記憶手段と前記制御手段との間で
データの受け渡しができるようにした、誤り訂正コード
を生成する障害の許容範囲がある装置において、伝達デ
ータを監視して各データ・ブロックに関連する誤り訂正
コードを生成するようにした第１のモードと、伝達デー
タを監視すると共に、前記制御手段と前記データ記憶手
段との間で伝達される各データ・ブロックに関する前記
誤り訂正コードの正確さを点検するようにした第２のモ
ードとの何れでも動作できる第１及び第２の制御手段と
、データが前記データ記憶手段に伝達されるとき、前記
第１の制御手段を前記第１のモードで動作させることが
でき、同時に前記第２の制御手段を前記第２のモードで
動作させて前記第１の制御手段の動作を点検できるよう
にした、前記第１及び第２の制御手段に結合された回路
手段と、を具備したことを特徴とする特許 ２）前記回路手段は、選択的かつ二者択一的に前記第２
の制御手段を前記第１の制御手段の代わりに前記第１の
モードで動作させると同時に、前記第１の制御手段を前
記第２の制御手段の代わりに第２のモードで動作させて
前記第２の制御手段の動作を点検するようにした手段を
備えている前記第１項に記載の装置。
３）前記第１及び第２の制御手段は同一に構成された状
態装置手段である前記第２項に記載の装置。
態装置手段である前記第２項に記載の装置。
４） 前記回路手段はブロセソサ手段を備えている前記
第３項に記載の装置。
第３項に記載の装置。
５）前記第１及び第２の制御手段は前記ブロセソサ手段
からの制御データを受けて、前記第１及び第２の状態装
置手段の動作を選択するようにしたレジスタ手段をそれ
ぞれ備えている前記第４項に記載の装置。
からの制御データを受けて、前記第１及び第２の状態装
置手段の動作を選択するようにしたレジスタ手段をそれ
ぞれ備えている前記第４項に記載の装置。
６）おのおのが関連した誤り訂正コードを有する複数の
データ・ブロックの形式で、データをアクセス可能に記
憶するように構成されたデータ記憶手段と、制御手段と
の間でデータの受け渡しができる、誤り訂正コードを生
成すると共にこの生成に関する本来の動作を点検する方
法において、伝達データを監視して各データ・ブロック
に関連する誤り訂正コードを生成するようにした第１の
モードと、伝達データを監視すると共に、前記制御手段
と前記データ記憶手段との間で伝達される各データ・ブ
ロックに関する前記誤り訂正コードの正確さｌ点検する
ようにした第２のモードとの何れでも動作できる第１及
び第２の制御手段を準備する段階と、データが前記デー
タ記憶手段に伝達されるとき、前記第１の制御手段を前
記第１のモードで動作させると同時に、前記第２の制御
手段を前記第２のモードで動作させて前記第１の制御手
段の動作を点検するようになす段階と、を具備したこと
を特徴とする特許 方法。
データ・ブロックの形式で、データをアクセス可能に記
憶するように構成されたデータ記憶手段と、制御手段と
の間でデータの受け渡しができる、誤り訂正コードを生
成すると共にこの生成に関する本来の動作を点検する方
法において、伝達データを監視して各データ・ブロック
に関連する誤り訂正コードを生成するようにした第１の
モードと、伝達データを監視すると共に、前記制御手段
と前記データ記憶手段との間で伝達される各データ・ブ
ロックに関する前記誤り訂正コードの正確さｌ点検する
ようにした第２のモードとの何れでも動作できる第１及
び第２の制御手段を準備する段階と、データが前記デー
タ記憶手段に伝達されるとき、前記第１の制御手段を前
記第１のモードで動作させると同時に、前記第２の制御
手段を前記第２のモードで動作させて前記第１の制御手
段の動作を点検するようになす段階と、を具備したこと
を特徴とする特許 方法。
７） データが前記データ記憶手段から伝達されるとき
、前記第１及び第２の制御手段を前記第２のモードで動
作させる段階を備えている前記第６項に記載の方法。
、前記第１及び第２の制御手段を前記第２のモードで動
作させる段階を備えている前記第６項に記載の方法。
以上、説明したように、本発明によれば、データ処理シ
ステムにおいてデータが伝達される際、データの保全性
を従来技術に比して一層向上させることができる。
ステムにおいてデータが伝達される際、データの保全性
を従来技術に比して一層向上させることができる。
第１図は記憶デバイスとプロセンサ・ユニットとの間に
おけるデータ伝達を制御するデータ処理システムの入出
力セクションの一部を構成するデバイス制御装置を示す
ブロツク図、第２図はデータと各データ・ブロツクに関
連した誤り訂正コード（ＥＣＣ）とを含む情報のブロツ
クを示す線図、また第３図は本発明を実施するために使
用される制御装置を示すブロツク図である。 １０・・・入出力バス、１２・・・デバイス制御装置、
１４・・・記憶デバイス、２０・・・ボート論理回路、
２２・・・内部データ・バス、２４・・・バス制御装置
、２６・・・緩衝記憶装置、２８・・・デバイス・イン
ターフェース・モジュール、３０・・・スイッチ接続部
、３２・・・マイクロプロセンサ・システム、４０・・
・デバイス制′４ａＵモジュール、４０ａ、４０ｂ・・
・デバイス制御ユニソト。
おけるデータ伝達を制御するデータ処理システムの入出
力セクションの一部を構成するデバイス制御装置を示す
ブロツク図、第２図はデータと各データ・ブロツクに関
連した誤り訂正コード（ＥＣＣ）とを含む情報のブロツ
クを示す線図、また第３図は本発明を実施するために使
用される制御装置を示すブロツク図である。 １０・・・入出力バス、１２・・・デバイス制御装置、
１４・・・記憶デバイス、２０・・・ボート論理回路、
２２・・・内部データ・バス、２４・・・バス制御装置
、２６・・・緩衝記憶装置、２８・・・デバイス・イン
ターフェース・モジュール、３０・・・スイッチ接続部
、３２・・・マイクロプロセンサ・システム、４０・・
・デバイス制′４ａＵモジュール、４０ａ、４０ｂ・・
・デバイス制御ユニソト。
Claims (2)
- （１）おのおのが関連した誤り訂正コードを有する複数
のデータ・ブロックの形式で、データをアクセス可能に
記憶するように構成されたデータ記憶手段と、制御手段
とを備えて前記データ記憶手段と前記制御手段との間で
データの受け渡しができるようにした、誤り訂正コード
を生成する障害の許容範囲がある装置において、 伝達データを監視して各データ・ブロックに関連する誤
り訂正コードを生成するようにした第１のモードと、伝
達データを監視すると共に、前記制御手段と前記データ
記憶手段との間で伝達される各データ・ブロックに関す
る前記誤り訂正コードの正確さを点検するようにした第
２のモードとの何れでも動作できる第１及び第２の制御
手段と、 データが前記データ記憶手段に伝達されるとき、前記第
１の制御手段を前記第１のモードで動作させることがで
き、同時に前記第２の制御手段を前記第２のモードで動
作させて前記第１の制御手段の動作を点検できるように
した、前記第１及び第２の制御手段に結合された回路手
段と、を具備したことを特徴とする障害の許容範囲があ
る保全装置。 - （２）おのおのが関連した誤り訂正コードを有する複数
のデータ・ブロックの形式で、データをアクセス可能に
記憶するように構成されたデータ記憶手段と、制御手段
との間でデータの受け渡しができる、誤り訂正コードを
生成する共にこの生成に関する本来の動作を点検する方
法において、 伝達データを監視して各データ・ブロックに関連する誤
り訂正コードを生成するようにした第１のモードと、伝
達データを監視すると共に、前記制御手段と前記データ
記憶手段との間で伝達される各データ・ブロックに関す
る前記誤り訂正コードの正確さを点検するようにした第
２のモードとの何れでも動作できる第１及び第２の制御
手段を準備する段階と、 データが前記データ記憶手段に伝達されるとき、前記第
１の制御手段を前記第１のモードで動作させると同時に
、前記第２の制御手段を前記第２のモードで動作させて
前記第１の制御手段の動作を点検するようになす段階と
、を具備したことを特徴とする障害の許容範囲があるデ
ータ保全方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/126,812 US4827478A (en) | 1987-11-30 | 1987-11-30 | Data integrity checking with fault tolerance |
| US126812 | 1987-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01188953A true JPH01188953A (ja) | 1989-07-28 |
| JPH0812615B2 JPH0812615B2 (ja) | 1996-02-07 |
Family
ID=22426818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63300460A Expired - Lifetime JPH0812615B2 (ja) | 1987-11-30 | 1988-11-28 | 障害の許容範囲があるデータ保全装置及びその方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4827478A (ja) |
| EP (1) | EP0319188B1 (ja) |
| JP (1) | JPH0812615B2 (ja) |
| AU (1) | AU615685B2 (ja) |
| CA (1) | CA1307850C (ja) |
| DE (1) | DE3882208T2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5134619A (en) * | 1990-04-06 | 1992-07-28 | Sf2 Corporation | Failure-tolerant mass storage system |
| CA2037527C (en) * | 1990-03-05 | 1999-05-25 | Hideki Okuyama | Error correction system capable of correcting an error in a packet header by the use of a reed-solomon code |
| US5619066A (en) * | 1990-05-15 | 1997-04-08 | Dallas Semiconductor Corporation | Memory for an electronic token |
| US5182752A (en) * | 1990-06-29 | 1993-01-26 | Digital Equipment Corporation | Method and apparatus for transferring data between a data bus and a data storage device |
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