JPS59743A - Ｅｃｃ回路診断方式 - Google Patents
Ｅｃｃ回路診断方式Info
- Publication number
- JPS59743A JPS59743A JP57110404A JP11040482A JPS59743A JP S59743 A JPS59743 A JP S59743A JP 57110404 A JP57110404 A JP 57110404A JP 11040482 A JP11040482 A JP 11040482A JP S59743 A JPS59743 A JP S59743A
- Authority
- JP
- Japan
- Prior art keywords
- word
- memory
- circuit
- bit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の技術分野〕
本発明はメモリのエラーチェック＆コレクション（誤り
検出、誤り訂正）機能いわゆるＥＣＣ機能を有するＢＣ
Ｃ回路の診噺を行なうＢＣＣ回路診断方式に関する◎ 〔発明の技術的背景〕 一般にこの種のＢＣＣ回路はｌ］ｃｃｉ能のほかにＥＣ
Ｃのためのチェックピッ）Ｃを発生する機能を有してい
る・従来、このチェックビットＣは第１図１−示される
ようＣニメモリデータの１語（全語）に対して付加され
ていた口この例では１語は６４ピツト構成で、チェック
ビットＣは８ビツト構成である。メモリリードアクセス
の場合、メモリコントローラ１０の制御（二よってメモ
リアレイＩＩから統み出された１語６４ピツトのメモリ
データと８ビツトのチェックヒ゛ットＣはメモリコント
ローラノｏに設けられているＦＣＣ回路１２に入力され
る。ＢＣＣ回路１２はこれら入力情軸６二基づいて周知
のＦＣＣ動作を行ない、６４ビツトの正しいメモリデー
タを出力するーメモリコントローラ１０は１語のメモリ
リードアクセスであれはＥＣＣ回路１２から出力される
６４ビツトのメモリデータをその牙まシス゛テムバヌ１
３≦二送出し、 ］７２２語半語） 、 １／４語また
は１／８ （１バイト）のメモリリードアクセスであれ
は該当するデータビット位置のメモリデータをシステム
バス１３のあらかじめ定められているゾーン位置（二送
出するＤシステムパス１３上のデータはＣＰ ［１１４
゜または入出力ｍ器（以上、 ｌ／（Ｊと称する）１５
゜１６などＣ二転送される、 一方、メモリライトアクセスの場合１例えば１ 語（６
４ビツト）書き込みであれば、ｇｃｃ回路回路上２ステ
ムバス１３を介して転送される１語の畳キ込みデータζ
二対してチェックビットＣを生成する。この書き込みデ
ータおよびチェックビットＣはメモリコントローラｌｏ
の制御Ｃ二よりメモリアレイ１１１−書き込まれる０こ
れに対し１例えば１／２語（３２ビツト）書き込みであ
れは、メモリコントローラ１０の制御によりメモリアレ
イ１１の対応するアドレス位置から１語のメモリゲータ
とチェックビットＣが続み出される。次に読み出しデー
タである１語のメモリデータの１／２語とシステムバス
１３を介して転送された】７２語の書き込みデータとが
合成され、１語の書き込みデータとしてＦＣＣ回路１２
１−与えられる。１６ ＣＣ回路Ｉ２はこの合成後の１
語の書き込みデータに対してチェックピッ）Ｃを生成す
る０以後の動作は１語書き込みの場合と同じである口
検出、誤り訂正）機能いわゆるＥＣＣ機能を有するＢＣ
Ｃ回路の診噺を行なうＢＣＣ回路診断方式に関する◎ 〔発明の技術的背景〕 一般にこの種のＢＣＣ回路はｌ］ｃｃｉ能のほかにＥＣ
Ｃのためのチェックピッ）Ｃを発生する機能を有してい
る・従来、このチェックビットＣは第１図１−示される
ようＣニメモリデータの１語（全語）に対して付加され
ていた口この例では１語は６４ピツト構成で、チェック
ビットＣは８ビツト構成である。メモリリードアクセス
の場合、メモリコントローラ１０の制御（二よってメモ
リアレイＩＩから統み出された１語６４ピツトのメモリ
データと８ビツトのチェックヒ゛ットＣはメモリコント
ローラノｏに設けられているＦＣＣ回路１２に入力され
る。ＢＣＣ回路１２はこれら入力情軸６二基づいて周知
のＦＣＣ動作を行ない、６４ビツトの正しいメモリデー
タを出力するーメモリコントローラ１０は１語のメモリ
リードアクセスであれはＥＣＣ回路１２から出力される
６４ビツトのメモリデータをその牙まシス゛テムバヌ１
３≦二送出し、 ］７２２語半語） 、 １／４語また
は１／８ （１バイト）のメモリリードアクセスであれ
は該当するデータビット位置のメモリデータをシステム
バス１３のあらかじめ定められているゾーン位置（二送
出するＤシステムパス１３上のデータはＣＰ ［１１４
゜または入出力ｍ器（以上、 ｌ／（Ｊと称する）１５
゜１６などＣ二転送される、 一方、メモリライトアクセスの場合１例えば１ 語（６
４ビツト）書き込みであれば、ｇｃｃ回路回路上２ステ
ムバス１３を介して転送される１語の畳キ込みデータζ
二対してチェックビットＣを生成する。この書き込みデ
ータおよびチェックビットＣはメモリコントローラｌｏ
の制御Ｃ二よりメモリアレイ１１１−書き込まれる０こ
れに対し１例えば１／２語（３２ビツト）書き込みであ
れは、メモリコントローラ１０の制御によりメモリアレ
イ１１の対応するアドレス位置から１語のメモリゲータ
とチェックビットＣが続み出される。次に読み出しデー
タである１語のメモリデータの１／２語とシステムバス
１３を介して転送された】７２語の書き込みデータとが
合成され、１語の書き込みデータとしてＦＣＣ回路１２
１−与えられる。１６ ＣＣ回路Ｉ２はこの合成後の１
語の書き込みデータに対してチェックピッ）Ｃを生成す
る０以後の動作は１語書き込みの場合と同じである口
このようＣ？； Ｕ Ｃ回路を備えたシステムでは、メ
モリリードアクセス時（二、ＥＣＣ回路のＩＣＣ機能（
二より正しいメモリデータを転送することができるよう
響二なっている。しかし従来のシステムでは、Ｅ、ＣＣ
回路自身に故障が発生した場合、読み出しゲータのエラ
ーが検出されなくなるため、誤すデータがＵＰ［Ｊなど
ｉ二転送されル欠点カあった。また、メモリライトアク
セス時において、１語書き込みでない場合には、１語の
書き込みデータとするためＣ二、いったんメモリアレイ
をメモリ北−ドアクセス／シて１語のメモリデータを続
み出さなければならず、アクセス時間が長くなる欠点も
あった。 〔発明の目的〕 本発明は上記事情Ｃ二区みてなされたものでその目的は
、］／ｉｎ語のメモリアグセヌ時Ｉ’ニーＥＣＣ回路の
診断が行なえ、もってエラー分解能が同上するＥ ＣＣ
回路診断方式を提供すること（二ある。 本発明の他の目的は、］／ｍ語のメモリライト７’）セ
ス＋：際し、当該アクセスＣ二先立って１語のメモリリ
ードアクセスを行なうことが不要となり、性能同上が図
れるト】ｅ ｃ回路診断方式を提供することＣ二ある◎ 〔発明の概要〕 本発明では、従来のよう１２１語のメモリデータに対し
てチェックビットを付加するのではな（、ｌ／ｎ （ｎ
は２１１上の整数）語のメモリデータ単位でチェックピ
ッチを付加するようにしている・そこで本発明では、１
／ｎ語のメモリデータ単位でチェックビットが付加され
たｎ個のメモリアレイと、これら各メモリアレイ≦二対
応するｎ台のＥＣＣ回路とを設けるようにしている。 このような横取、とした場合、 １／ｉｎ （ｍはｍ≧
ｎを満足する整数）語のメモリアクセスであれは。 ｎ台のｓｅｅ回路のうちＥＣＣ動作が必要となる回路は
１台だけであるが１本発明では残りのＩＢＣＣＥＣＣ回
路共通の１／ｎＭＱｔｌ二対する＋４ ＣＣ動作を行な
わせるようにしている。上記メモリアクセスがメモリリ
ードであれは、ｎ台のＩＩｃＵ回路
モリリードアクセス時（二、ＥＣＣ回路のＩＣＣ機能（
二より正しいメモリデータを転送することができるよう
響二なっている。しかし従来のシステムでは、Ｅ、ＣＣ
回路自身に故障が発生した場合、読み出しゲータのエラ
ーが検出されなくなるため、誤すデータがＵＰ［Ｊなど
ｉ二転送されル欠点カあった。また、メモリライトアク
セス時において、１語書き込みでない場合には、１語の
書き込みデータとするためＣ二、いったんメモリアレイ
をメモリ北−ドアクセス／シて１語のメモリデータを続
み出さなければならず、アクセス時間が長くなる欠点も
あった。 〔発明の目的〕 本発明は上記事情Ｃ二区みてなされたものでその目的は
、］／ｉｎ語のメモリアグセヌ時Ｉ’ニーＥＣＣ回路の
診断が行なえ、もってエラー分解能が同上するＥ ＣＣ
回路診断方式を提供すること（二ある。 本発明の他の目的は、］／ｍ語のメモリライト７’）セ
ス＋：際し、当該アクセスＣ二先立って１語のメモリリ
ードアクセスを行なうことが不要となり、性能同上が図
れるト】ｅ ｃ回路診断方式を提供することＣ二ある◎ 〔発明の概要〕 本発明では、従来のよう１２１語のメモリデータに対し
てチェックビットを付加するのではな（、ｌ／ｎ （ｎ
は２１１上の整数）語のメモリデータ単位でチェックピ
ッチを付加するようにしている・そこで本発明では、１
／ｎ語のメモリデータ単位でチェックビットが付加され
たｎ個のメモリアレイと、これら各メモリアレイ≦二対
応するｎ台のＥＣＣ回路とを設けるようにしている。 このような横取、とした場合、 １／ｉｎ （ｍはｍ≧
ｎを満足する整数）語のメモリアクセスであれは。 ｎ台のｓｅｅ回路のうちＥＣＣ動作が必要となる回路は
１台だけであるが１本発明では残りのＩＢＣＣＥＣＣ回
路共通の１／ｎＭＱｔｌ二対する＋４ ＣＣ動作を行な
わせるようにしている。上記メモリアクセスがメモリリ
ードであれは、ｎ台のＩＩｃＵ回路
【１６個のメモリア
レイの一つから鞍み出された共通のｌ／ｎ語Ｃ二対して
診断、修正（誤り検出、誤り訂正）を行なう。もしｎ台
のＩ（ＣＣ回路が全て正常であれは、各ＥＣＣ回路の誤
り検出結果は同一となる鴬は１“である０したかつて比
較部により各ＫＣＣ回路の動作結果１例えば誤り検出結
果を比較することにより１； ＣＣ回路の診断が行なえ
る。 〔発明の実施例〕 以下１本発明の一実施例を図［ｋｉを参照して説明する
。なお、第１図と同一部分には同一符号を付して詳細な
説明を省略する。第２図のシステムパスおいて２０はメ
モリ装置であり、１語が例えば６４ピツトのメモリデー
タが扱われる◎２１．２２はメモリ装置２０を構１成す
るメモリアレイである。メモリアレイ２１は１語６４ビ
ツトのメモリデータのうち上位の半語（１／２４％）す
なわちビット０〜ピツト３１の３２ビツトを記憶するの
に用いられ、メモリアレイ２２は同じく下位の半語（］
７２２語すなわちビット３２〜ビツト６３を記憶するの
に用いられる。すなわち本実施例はｎ ＝ ２の場合で
ある。メモリアレイ２１．２２には半５ハのメモリデー
タのほかに。 当該半語のメモリデータのチェックピッｌ（７ビツト）
が付加されて記憶される。 ３０はメモリコントローラである。メモリコントローラ
３０はメモリ装置２０とシステムパス１３との間に設け
られ、メモリ装置２０≦二対１−るメモリアクセス制御
を行なう０３１ ＊ ３２はメモリコントローラ３０に
内蔵されているＥＣＣ回路であるｏ Ｂ ＣＣ（ロ）路
３１．３２はメモリアレイ２１．２２．システムパス１
３のデータゾーンのビット０〜ビヅト３１．ビット０〜
ピツトタ３１−それぞれ対応して設けられている。ＥＣ
Ｃ回路：ｌ Ｉ ＋ ３２はチェックビットＣの生成、
誤り検出、誤りｉＪ正の１・ＩＣＣ動作機能を自してい
る。ｐ；ｃｃ開回路？ Ｉ 、 、、？ ２の動作制御
はメモリコントローラ、？θｇ二Ｊ二って行なわれる。 ３３は比較部（以下、ＣＯＭＰと称する）である、 Ｃ
（Ｊ Ｍ Ｐ 、ｖ 、ｖはＥＣＣ回路、？ ７ 、３
２の各ＷＣＣ動作結果（生成されたチェックピッ）Ｃ１
誤り検出結果である１ビツトエラーの有無やマルチビッ
トエラーの有無を示す信号）を比較し、一致／不一致を
検出イーる。 次に本発明の一実施例の動作を説明する。メモリコント
ローラ、？０はＣＰＵ ｌ ４或いは１／（Ｊ１５．１
６からのメモリアクセス要求に応じてメモリアゲ−ビス
制御を行なう。今、この要求が１語のメモリデータを読
み出す１語（全語）読み出し要求であるものとする。し
かし、てメモリコントローラ３０の制御により、メモリ
アレイ２ノから対応する１語（６４ピツト）の上位の半
語（ビット０〜ビヅト３１の３２ビツト）および当該半
語に付加されたチェックピッ）Ｃ（７ビツト）が読み出
される◎同様ｇニメモリアレイ２２から上記対１．らす
る１語の下位の半語（ビット３２〜ビツト６３の３２ビ
ツト）および当該半語≦二付加されたチェックピッＭ；
（７ビツト）が読み出される。メモリ装置２０（のメモ
リアレイ２１）から読み出された上位の半語およびその
チェックピッ） Ｃ（、Ｑ ９ビツト）はＦＣＣ回路３
ノ（二人力され、同じくメモリ装置２０（のメモリアレ
イ２２）から読み出された下位の半語およびそのチェッ
クピッ）Ｃ（３９ピツト）はト】ｃｃ回路３２Ｃ二人力
される。、ＥＣＣ回路、？ １ 、３２はこれら入力さ
れた半語およびそのチェックピッ）Ｃ１二基づいて誤り
検出を行ない、必要があれば誤り訂正を行ない、それぞ
れ正しい上位の半語（３２ビツト）、下位の半語（３２
ビツト）を出力する０メモリコントローラ３０はＢＣＣ
回路３１から出力される上位の半語をシステムパス１３
のデータゾーンのビット０〜ピツト３１のゾーンに送出
する一方。 ＢＣＣ回路３２から出力される下位の半語をシステムパ
ス１３のデータゾーンのビット３２〜ビツト６３のゾー
ンに送出する。したがって１語読み出しの場合の動作は
、１語を処理対象とする１台のＩＣＣを備えた従来シス
テムとほぼ等しい０１語読み出しの場合、ｌ（ＣＣ回路
；？ ７ 、．９２の処理対象となる半語は異なるため
、ＣＯＭＰ３３の比較結果は無視されるよう１ｍ、なっ
ている。また、にＩＪＭＰ、？ 、？の動作を禁止して
もよい。 次に１語のメモリデータのうちの上位の半語の読み出し
の場合の動作を説明する０メそりコントローラ３０は半
語読み出しの場合（二も（従来例のメモリコントローラ
１０と同様Ｃ二）１語Ｗみ出しを行なう０これ（二より
、メモリコントローラ３０
レイの一つから鞍み出された共通のｌ／ｎ語Ｃ二対して
診断、修正（誤り検出、誤り訂正）を行なう。もしｎ台
のＩ（ＣＣ回路が全て正常であれは、各ＥＣＣ回路の誤
り検出結果は同一となる鴬は１“である０したかつて比
較部により各ＫＣＣ回路の動作結果１例えば誤り検出結
果を比較することにより１； ＣＣ回路の診断が行なえ
る。 〔発明の実施例〕 以下１本発明の一実施例を図［ｋｉを参照して説明する
。なお、第１図と同一部分には同一符号を付して詳細な
説明を省略する。第２図のシステムパスおいて２０はメ
モリ装置であり、１語が例えば６４ピツトのメモリデー
タが扱われる◎２１．２２はメモリ装置２０を構１成す
るメモリアレイである。メモリアレイ２１は１語６４ビ
ツトのメモリデータのうち上位の半語（１／２４％）す
なわちビット０〜ピツト３１の３２ビツトを記憶するの
に用いられ、メモリアレイ２２は同じく下位の半語（］
７２２語すなわちビット３２〜ビツト６３を記憶するの
に用いられる。すなわち本実施例はｎ ＝ ２の場合で
ある。メモリアレイ２１．２２には半５ハのメモリデー
タのほかに。 当該半語のメモリデータのチェックピッｌ（７ビツト）
が付加されて記憶される。 ３０はメモリコントローラである。メモリコントローラ
３０はメモリ装置２０とシステムパス１３との間に設け
られ、メモリ装置２０≦二対１−るメモリアクセス制御
を行なう０３１ ＊ ３２はメモリコントローラ３０に
内蔵されているＥＣＣ回路であるｏ Ｂ ＣＣ（ロ）路
３１．３２はメモリアレイ２１．２２．システムパス１
３のデータゾーンのビット０〜ビヅト３１．ビット０〜
ピツトタ３１−それぞれ対応して設けられている。ＥＣ
Ｃ回路：ｌ Ｉ ＋ ３２はチェックビットＣの生成、
誤り検出、誤りｉＪ正の１・ＩＣＣ動作機能を自してい
る。ｐ；ｃｃ開回路？ Ｉ 、 、、？ ２の動作制御
はメモリコントローラ、？θｇ二Ｊ二って行なわれる。 ３３は比較部（以下、ＣＯＭＰと称する）である、 Ｃ
（Ｊ Ｍ Ｐ 、ｖ 、ｖはＥＣＣ回路、？ ７ 、３
２の各ＷＣＣ動作結果（生成されたチェックピッ）Ｃ１
誤り検出結果である１ビツトエラーの有無やマルチビッ
トエラーの有無を示す信号）を比較し、一致／不一致を
検出イーる。 次に本発明の一実施例の動作を説明する。メモリコント
ローラ、？０はＣＰＵ ｌ ４或いは１／（Ｊ１５．１
６からのメモリアクセス要求に応じてメモリアゲ−ビス
制御を行なう。今、この要求が１語のメモリデータを読
み出す１語（全語）読み出し要求であるものとする。し
かし、てメモリコントローラ３０の制御により、メモリ
アレイ２ノから対応する１語（６４ピツト）の上位の半
語（ビット０〜ビヅト３１の３２ビツト）および当該半
語に付加されたチェックピッ）Ｃ（７ビツト）が読み出
される◎同様ｇニメモリアレイ２２から上記対１．らす
る１語の下位の半語（ビット３２〜ビツト６３の３２ビ
ツト）および当該半語≦二付加されたチェックピッＭ；
（７ビツト）が読み出される。メモリ装置２０（のメモ
リアレイ２１）から読み出された上位の半語およびその
チェックピッ） Ｃ（、Ｑ ９ビツト）はＦＣＣ回路３
ノ（二人力され、同じくメモリ装置２０（のメモリアレ
イ２２）から読み出された下位の半語およびそのチェッ
クピッ）Ｃ（３９ピツト）はト】ｃｃ回路３２Ｃ二人力
される。、ＥＣＣ回路、？ １ 、３２はこれら入力さ
れた半語およびそのチェックピッ）Ｃ１二基づいて誤り
検出を行ない、必要があれば誤り訂正を行ない、それぞ
れ正しい上位の半語（３２ビツト）、下位の半語（３２
ビツト）を出力する０メモリコントローラ３０はＢＣＣ
回路３１から出力される上位の半語をシステムパス１３
のデータゾーンのビット０〜ピツト３１のゾーンに送出
する一方。 ＢＣＣ回路３２から出力される下位の半語をシステムパ
ス１３のデータゾーンのビット３２〜ビツト６３のゾー
ンに送出する。したがって１語読み出しの場合の動作は
、１語を処理対象とする１台のＩＣＣを備えた従来シス
テムとほぼ等しい０１語読み出しの場合、ｌ（ＣＣ回路
；？ ７ 、．９２の処理対象となる半語は異なるため
、ＣＯＭＰ３３の比較結果は無視されるよう１ｍ、なっ
ている。また、にＩＪＭＰ、？ 、？の動作を禁止して
もよい。 次に１語のメモリデータのうちの上位の半語の読み出し
の場合の動作を説明する０メそりコントローラ３０は半
語読み出しの場合（二も（従来例のメモリコントローラ
１０と同様Ｃ二）１語Ｗみ出しを行なう０これ（二より
、メモリコントローラ３０
【二は、メモリアレイ２１か
ら読み出された所望の上位半語およびそのチェックビッ
トＣと、メモリアレイ２２から読み出された不所望の下
位半語およびそのチェックビットＣとが入力される。 ところで、１語が６４ビツトのメモリデータが扱われる
システムでは、一般に１語（全語）アクセスのほかに１
／２語（半語）アクセス、１／４藷アクセス、 １／８
語アクセスができるように構成されている。そして、１
／２語、１／４語。 または１／８語のメモリデータがシステムパスの６４ビ
ツトのデータゾーンＣＬおいて往来するゾーン位置はそ
れぞれ一義的（１決まっているのが一般的である◎この
ため、１台のＥＣＣ回路を有する従来のメモリコントロ
ーラは、１語（全語）読み出しでない場合でも１語読み
出しを行ない、この１語ｇ二対してＩ（ＣＣＮ路を動作
させ。 ＥＣＣ回路から出力される１語から所望のビット位置の
１／２語 １／４語、または１／８語を選択してシステ
ムパスの所定のゾーン位置ｃ二送出するいわゆるゾーン
コントロール機能を有している。第３図はこのゾーンコ
ントロール≦二ついて上位半語の読み出しを例≦二とっ
て示したものである・すなわち、メモリ装置より読み出
された１語６４ピツトの（誤り訂正後の）メモリデータ
から第３図の斜線部ａで示される所望の上位半語（ビッ
ト０〜どット３１の３２ピツト）がメモリコントローラ
ＣＬよって選択される。そして、この選択された上位半
語はシステムパスの６４ビツトのデータゾーンの下位３
２ビツトのゾーンすなわち第３図の斜線部すで示される
ビット３２〜ビツト６３のゾーンＣＬ送出される◎した
がって、システムパス１３のデータゾーンのビット０〜
ピツト３１ に対しＬでＫＣＣ回路３１が設けられ、同
じくビット３２〜ピット６３Ｃ一対応してＥＣＣ１路３
２が設けられている本実施例では、半語読み出しの場合
、Ｆ；ＣＣ回路・９２を動作させ、Ｒｉｃｅ回路３２の
出力（半語のメモリデータ）をシステムパス１３のデー
タゾーンのビット３１〜ビツト６３の位置Ｃ二送出する
必要があることは容易Ｃ二理解されよう◎このとき、Ｅ
ＣＣ回路３１はアイドル状態ζ二あっても何ら間軸ない
が１本実施例は上位の半語読み出し≦二おいてアイドル
状態にあってもよいＥＣＣ回路３ノをも動作させ、ト；
ｃ’ｃ回路３７１３２の自己診断を行なおうとするもの
である。 メモリコントローラ３ｏに入力された（メモリアレイ２
１の出力である）所望の上位半語およびそのチェックビ
ットＣは、メモリコントローラ３０の制御により６００
回路、？ ７ 、３２の両回路Ｃ二人力される。これに
対し、（メモリアレイ２２の出力である）不所望の下位
半語およびそのチェックピッ）ＣはＥＣＣ回路３ノは勿
論Ｉｆｌ Ｃ（：回路３２への入力も禁止される。これ
は、上位の半語よたは下位の半語のいずれが一方を選択
してＥＣＣ回路３２に導くセレクタを設けることｇ二よ
って容易に実現できる。なお。 第２図では、セレクタは省略されている。メモリコント
ローラ３ｏはＥＣＣ回路３２は勿論。 本来アイドル状態ＣＬあってよいＥｃｃｌ！ｌ！、ｌ路
３１をも動作させる。これ５二よりＫＣＣ回路３ｉ。 ３２は同一データである上記上位の半語およびチェック
ピッ）Ｃに基づいて誤り検出を行なう。 ＥＣＣ回路３１ 、３２は誤り検出の結果として１ピツ
トエラーの有無、マルチビットエラーの有無を示す信号
を出力する。 Ｃ（ＪＭＰ３３はこれらＥＣＣ回路３７
、、？ ２から出力される信号を比較し、一致／不一
致を検出する。この場合。 ＥＣＣ回路３７ 、 、？ ２は上述のように同一デー
タに基づいて誤り検出を行なっており、したがって６０
０回路、？ ｌ 、 ３；！が共に正常であれは。 Ｃ（ＪＭＰ３３は一致検出を行なうはずである０すなわ
ち、 ＣＬ）ＭＰ３３１ｍよって一致検出がなされれば
、ＥＣＣ回路３７ 、．９２は共に正常であり。 ＣＵＭＰ ３３によって不一致検出がなされればＥＣＣ
回路、９７ 、 、？ ；！のいずれかが故障であると
診断できる。ＥＣＣ回路：４１１ 、？ ２は誤り検出
の結果、誤り訂正が可能であれは誤りビットを訂正し、
正しい半語の読み出しデータとして出力する・メモリコ
ントローラ３ｏはＦＡＣＣ回路３２から出力される半語
の読み出しデータをシステムパス１３の６４ビツトのデ
ータゾーンのビット３２〜ビツト６３のゾーン位置冨二
送出する０これ（一対し、ＥＣＣ回路３）から出力され
る半語の読み出しデータのシステムパス１３におけるピ
ットＯ〜ピット３Ｊのゾーン位置への送出は行なわれな
い。これは、半語読み出しのために従来のメモリコント
ローラが有していた機能、すなわちメモリ装置から全語
（１語）を読み出し、この全語（実際ｆ二は）ｊ Ｕ
ＣＮ路から出力される全語）から所定のポジション（上
位の半語読み出しであればピッ）０〜ピツト３１゜下位
の半語読み出しであれはビット３２〜ビツト６３）の半
語を選択してシステムパスにおけるビット３２〜ビツト
６３のゾーン位置Ｃ二送出するゾーンコントロール機能
を利用して簡単に実現できる。 ところで、ＥＣＣ回路３１ 、．９２の診断は上位の半
語読み出しの場合Ｃ二限らず、メモリアレイ２１内のメ
モリデータだけが読み出しの対象となっていれば１／４
語読み出しや１／８語読み出しの場合でも行なえること
は明らかである。この場合、メモリコントローラ３０は
Ｆ、ＣＣ回路Ｓ２から出力される上位の半語の中から所
定のポジションの］７４語または１／８語を選択し。 １／４語読み出しであればシステムパス１３のデータゾ
ーンのビット４８〜ビツト６３ 、］／８ 語読み出し
であれば同じくビット５６〜ビツト６３のゾーン位置Ｃ
二送出すること３−なる０次に、メモリアクセス要求が
上位半語の！き込みである場合の動作を説すする。この
場合、上位半語が格納されるメモリアレイ２１４＝対応
したＥＣＣＭ路３ノを動作させてチェックビットＣを生
成させ、このチェックピッ）Ｃが付加された半語なメモ
リアレイ２１に導く必要があることは容易ｇ二理解され
よう◎このと、ａ、ｇｅｅＣＣ回路３２イドル状態にあ
っても何ら問題ないが、木実施例は上位の半語書き込み
Ｃおいて本来アイドル状態ロニあってもよいＥＣＣ回路
３２をも動作させ、８ＣＣ回路３１ 、．９２の自己診
断を行なおうとするものである◎ システムパス１３のデータゾーンのビット、３２〜ビツ
ト６３のゾーン位置を介してメモリみ コントローラ、’４０に転送される書き込グデータとし
ての上位半語は、 ト】ＣＣ回路、？ １ 、３２の両
回路に入力される。メモリコントローラ３０は１４ Ｃ
Ｃ回路、ｖ ７は勿論、本来アイドル状態Ｃ二ありても
よい−ＪＮ ＣＣｎ路３２をも動作させるにれにより１
３ ＣＣ回路、９１ 、 、？ ２は同一データである
上記半語Ｃ二対するチェックピッ）Ｃを生成するｎ Ｃ
（ＪＭＰ、？ 、ｑはこれらＩらＣＣ回路３１゜３２で
生成されるチェックビットＣを比較し。 一致／不一致を検出する。明らかなように一致していれ
ばＥＣＣ回路３７ 、３ ；！は正常であり。 不一致であればい寸れかが故障と診断される。 ＫＣＣ回路、？ ７ 、３２はチェックビットＣを生Ｈ
−ｒると、当該チェックビットＣを上記半語６二付加し
て出力する０メそりコントローラ３０はＥＣＣ回路３）
から出力されるチェックビットＣが付加された半語をメ
モリアレイ２１の指定アドレス位置に書き込む。これ５
二対し、ＥＣＣ回路３２の出力を書き込む動作は行なわ
れない。 この説明から明らかなようＣ二本実施例Ｃ−よれば。 上位半語の書き込み時＋二Ｆｒ ＣＣ回路、１１．３２
の診断が行なえ、しかも従来例のように、いったん全語
（１語）読み出しを行ない、書き込むべき半語と金砂、
し、て全語の嘗き込みを行なう複雑な手順を不要とする
こζができ、１回のメモリアクセスで済′０′０なお、
下位半語の書き込みＣ二対しても１１９］のメモリアク
セスで済むことは明らかである〇 ところで前記実施例では、データ読み出し時のＢｅｅ回
路、？ ７ 、３２の診断は、メモリアレイ２Ｉ内のメ
モリデータだけが続み出しの対象となっている場合に行
なわれるものとして説明したが、メモリアレイ２２内の
メモリデータだけが読み出しの対象となっている場合ｆ
二も応用すること力）できる◎ただし、このためＣ二は
、メモリアレイ２１から読み出μれる上旬半語とそのチ
ェックビット、またはメモリアレイ２２から読み出され
る下位半語とそのチェックビットのいずれか一万を選択
してＥＣＣ回路３１に導く手段を設け、メモリアレイ２
２内のメモリデータだけが読み出しの対象となっている
場合（二後者を選択゛するよう（二する必９１＋〜ある
。 また、ｉｉＪ記実施例ではメモリ装置が半語のメモリデ
ータ？格納する２個のメモリアレイから構成さＪｔ ”
Ｃいる場合について説明し、だが１例えば］／′４語の
メモリデータな格納する４個のメモリアレイやＩＡ語の
メモリデータな格納する８個のメモリアレイで構成され
ていてもよい。この場合には、１０００回路を４絵、８
台とする必要がある◎なお１本発明では書き込み時の［
Ｃ回路診断機能は必ずし、も必要でない。 〔発明の効果〕 以上詳述したようＣ二本発明のＩ（ＣＣ回路診断方式に
よ第１．ば、］／ｉｎ語のメモリアクセス時にＦ、ＣＣ
回路の診断が行なえるので、エラー分解能が同上する。 また１本発明ｉ二よれは、 ｌ／ｉｎ語のメモリライト
アクセスに際し、当該アクセス（二先立って１語のメモ
リリードアクセスを行なう必要がな（なるので性能が同
上する０′
ら読み出された所望の上位半語およびそのチェックビッ
トＣと、メモリアレイ２２から読み出された不所望の下
位半語およびそのチェックビットＣとが入力される。 ところで、１語が６４ビツトのメモリデータが扱われる
システムでは、一般に１語（全語）アクセスのほかに１
／２語（半語）アクセス、１／４藷アクセス、 １／８
語アクセスができるように構成されている。そして、１
／２語、１／４語。 または１／８語のメモリデータがシステムパスの６４ビ
ツトのデータゾーンＣＬおいて往来するゾーン位置はそ
れぞれ一義的（１決まっているのが一般的である◎この
ため、１台のＥＣＣ回路を有する従来のメモリコントロ
ーラは、１語（全語）読み出しでない場合でも１語読み
出しを行ない、この１語ｇ二対してＩ（ＣＣＮ路を動作
させ。 ＥＣＣ回路から出力される１語から所望のビット位置の
１／２語 １／４語、または１／８語を選択してシステ
ムパスの所定のゾーン位置ｃ二送出するいわゆるゾーン
コントロール機能を有している。第３図はこのゾーンコ
ントロール≦二ついて上位半語の読み出しを例≦二とっ
て示したものである・すなわち、メモリ装置より読み出
された１語６４ピツトの（誤り訂正後の）メモリデータ
から第３図の斜線部ａで示される所望の上位半語（ビッ
ト０〜どット３１の３２ピツト）がメモリコントローラ
ＣＬよって選択される。そして、この選択された上位半
語はシステムパスの６４ビツトのデータゾーンの下位３
２ビツトのゾーンすなわち第３図の斜線部すで示される
ビット３２〜ビツト６３のゾーンＣＬ送出される◎した
がって、システムパス１３のデータゾーンのビット０〜
ピツト３１ に対しＬでＫＣＣ回路３１が設けられ、同
じくビット３２〜ピット６３Ｃ一対応してＥＣＣ１路３
２が設けられている本実施例では、半語読み出しの場合
、Ｆ；ＣＣ回路・９２を動作させ、Ｒｉｃｅ回路３２の
出力（半語のメモリデータ）をシステムパス１３のデー
タゾーンのビット３１〜ビツト６３の位置Ｃ二送出する
必要があることは容易Ｃ二理解されよう◎このとき、Ｅ
ＣＣ回路３１はアイドル状態ζ二あっても何ら間軸ない
が１本実施例は上位の半語読み出し≦二おいてアイドル
状態にあってもよいＥＣＣ回路３ノをも動作させ、ト；
ｃ’ｃ回路３７１３２の自己診断を行なおうとするもの
である。 メモリコントローラ３ｏに入力された（メモリアレイ２
１の出力である）所望の上位半語およびそのチェックビ
ットＣは、メモリコントローラ３０の制御により６００
回路、？ ７ 、３２の両回路Ｃ二人力される。これに
対し、（メモリアレイ２２の出力である）不所望の下位
半語およびそのチェックピッ）ＣはＥＣＣ回路３ノは勿
論Ｉｆｌ Ｃ（：回路３２への入力も禁止される。これ
は、上位の半語よたは下位の半語のいずれが一方を選択
してＥＣＣ回路３２に導くセレクタを設けることｇ二よ
って容易に実現できる。なお。 第２図では、セレクタは省略されている。メモリコント
ローラ３ｏはＥＣＣ回路３２は勿論。 本来アイドル状態ＣＬあってよいＥｃｃｌ！ｌ！、ｌ路
３１をも動作させる。これ５二よりＫＣＣ回路３ｉ。 ３２は同一データである上記上位の半語およびチェック
ピッ）Ｃに基づいて誤り検出を行なう。 ＥＣＣ回路３１ 、３２は誤り検出の結果として１ピツ
トエラーの有無、マルチビットエラーの有無を示す信号
を出力する。 Ｃ（ＪＭＰ３３はこれらＥＣＣ回路３７
、、？ ２から出力される信号を比較し、一致／不一
致を検出する。この場合。 ＥＣＣ回路３７ 、 、？ ２は上述のように同一デー
タに基づいて誤り検出を行なっており、したがって６０
０回路、？ ｌ 、 ３；！が共に正常であれは。 Ｃ（ＪＭＰ３３は一致検出を行なうはずである０すなわ
ち、 ＣＬ）ＭＰ３３１ｍよって一致検出がなされれば
、ＥＣＣ回路３７ 、．９２は共に正常であり。 ＣＵＭＰ ３３によって不一致検出がなされればＥＣＣ
回路、９７ 、 、？ ；！のいずれかが故障であると
診断できる。ＥＣＣ回路：４１１ 、？ ２は誤り検出
の結果、誤り訂正が可能であれは誤りビットを訂正し、
正しい半語の読み出しデータとして出力する・メモリコ
ントローラ３ｏはＦＡＣＣ回路３２から出力される半語
の読み出しデータをシステムパス１３の６４ビツトのデ
ータゾーンのビット３２〜ビツト６３のゾーン位置冨二
送出する０これ（一対し、ＥＣＣ回路３）から出力され
る半語の読み出しデータのシステムパス１３におけるピ
ットＯ〜ピット３Ｊのゾーン位置への送出は行なわれな
い。これは、半語読み出しのために従来のメモリコント
ローラが有していた機能、すなわちメモリ装置から全語
（１語）を読み出し、この全語（実際ｆ二は）ｊ Ｕ
ＣＮ路から出力される全語）から所定のポジション（上
位の半語読み出しであればピッ）０〜ピツト３１゜下位
の半語読み出しであれはビット３２〜ビツト６３）の半
語を選択してシステムパスにおけるビット３２〜ビツト
６３のゾーン位置Ｃ二送出するゾーンコントロール機能
を利用して簡単に実現できる。 ところで、ＥＣＣ回路３１ 、．９２の診断は上位の半
語読み出しの場合Ｃ二限らず、メモリアレイ２１内のメ
モリデータだけが読み出しの対象となっていれば１／４
語読み出しや１／８語読み出しの場合でも行なえること
は明らかである。この場合、メモリコントローラ３０は
Ｆ、ＣＣ回路Ｓ２から出力される上位の半語の中から所
定のポジションの］７４語または１／８語を選択し。 １／４語読み出しであればシステムパス１３のデータゾ
ーンのビット４８〜ビツト６３ 、］／８ 語読み出し
であれば同じくビット５６〜ビツト６３のゾーン位置Ｃ
二送出すること３−なる０次に、メモリアクセス要求が
上位半語の！き込みである場合の動作を説すする。この
場合、上位半語が格納されるメモリアレイ２１４＝対応
したＥＣＣＭ路３ノを動作させてチェックビットＣを生
成させ、このチェックピッ）Ｃが付加された半語なメモ
リアレイ２１に導く必要があることは容易ｇ二理解され
よう◎このと、ａ、ｇｅｅＣＣ回路３２イドル状態にあ
っても何ら問題ないが、木実施例は上位の半語書き込み
Ｃおいて本来アイドル状態ロニあってもよいＥＣＣ回路
３２をも動作させ、８ＣＣ回路３１ 、．９２の自己診
断を行なおうとするものである◎ システムパス１３のデータゾーンのビット、３２〜ビツ
ト６３のゾーン位置を介してメモリみ コントローラ、’４０に転送される書き込グデータとし
ての上位半語は、 ト】ＣＣ回路、？ １ 、３２の両
回路に入力される。メモリコントローラ３０は１４ Ｃ
Ｃ回路、ｖ ７は勿論、本来アイドル状態Ｃ二ありても
よい−ＪＮ ＣＣｎ路３２をも動作させるにれにより１
３ ＣＣ回路、９１ 、 、？ ２は同一データである
上記半語Ｃ二対するチェックピッ）Ｃを生成するｎ Ｃ
（ＪＭＰ、？ 、ｑはこれらＩらＣＣ回路３１゜３２で
生成されるチェックビットＣを比較し。 一致／不一致を検出する。明らかなように一致していれ
ばＥＣＣ回路３７ 、３ ；！は正常であり。 不一致であればい寸れかが故障と診断される。 ＫＣＣ回路、？ ７ 、３２はチェックビットＣを生Ｈ
−ｒると、当該チェックビットＣを上記半語６二付加し
て出力する０メそりコントローラ３０はＥＣＣ回路３）
から出力されるチェックビットＣが付加された半語をメ
モリアレイ２１の指定アドレス位置に書き込む。これ５
二対し、ＥＣＣ回路３２の出力を書き込む動作は行なわ
れない。 この説明から明らかなようＣ二本実施例Ｃ−よれば。 上位半語の書き込み時＋二Ｆｒ ＣＣ回路、１１．３２
の診断が行なえ、しかも従来例のように、いったん全語
（１語）読み出しを行ない、書き込むべき半語と金砂、
し、て全語の嘗き込みを行なう複雑な手順を不要とする
こζができ、１回のメモリアクセスで済′０′０なお、
下位半語の書き込みＣ二対しても１１９］のメモリアク
セスで済むことは明らかである〇 ところで前記実施例では、データ読み出し時のＢｅｅ回
路、？ ７ 、３２の診断は、メモリアレイ２Ｉ内のメ
モリデータだけが続み出しの対象となっている場合に行
なわれるものとして説明したが、メモリアレイ２２内の
メモリデータだけが読み出しの対象となっている場合ｆ
二も応用すること力）できる◎ただし、このためＣ二は
、メモリアレイ２１から読み出μれる上旬半語とそのチ
ェックビット、またはメモリアレイ２２から読み出され
る下位半語とそのチェックビットのいずれか一万を選択
してＥＣＣ回路３１に導く手段を設け、メモリアレイ２
２内のメモリデータだけが読み出しの対象となっている
場合（二後者を選択゛するよう（二する必９１＋〜ある
。 また、ｉｉＪ記実施例ではメモリ装置が半語のメモリデ
ータ？格納する２個のメモリアレイから構成さＪｔ ”
Ｃいる場合について説明し、だが１例えば］／′４語の
メモリデータな格納する４個のメモリアレイやＩＡ語の
メモリデータな格納する８個のメモリアレイで構成され
ていてもよい。この場合には、１０００回路を４絵、８
台とする必要がある◎なお１本発明では書き込み時の［
Ｃ回路診断機能は必ずし、も必要でない。 〔発明の効果〕 以上詳述したようＣ二本発明のＩ（ＣＣ回路診断方式に
よ第１．ば、］／ｉｎ語のメモリアクセス時にＦ、ＣＣ
回路の診断が行なえるので、エラー分解能が同上する。 また１本発明ｉ二よれは、 ｌ／ｉｎ語のメモリライト
アクセスに際し、当該アクセス（二先立って１語のメモ
リリードアクセスを行なう必要がな（なるので性能が同
上する０′
？４−′Ｊ１図は従来例を示すブロック図、第２図は本
発明の一実施例を示すブロック肉、第３（９）は上位の
半語−（二対するゾーンコントロールを説明するための
図である、 ｌυ、３０・・・メモリコントローラ、／ ｌ ｌ ；
’Ｉ。 ２２・・・メモリアレイ、１２．３１．３２・・・１す
Ｃ３ Ｃ回路、１３システムバヌ、＃＃・・・比較部（Ｃ（Ｊ
Ｍ）’ ）ｒ＋ 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 鼻
発明の一実施例を示すブロック肉、第３（９）は上位の
半語−（二対するゾーンコントロールを説明するための
図である、 ｌυ、３０・・・メモリコントローラ、／ ｌ ｌ ；
’Ｉ。 ２２・・・メモリアレイ、１２．３１．３２・・・１す
Ｃ３ Ｃ回路、１３システムバヌ、＃＃・・・比較部（Ｃ（Ｊ
Ｍ）’ ）ｒ＋ 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 鼻
Claims (1)
- ］／ｎ （ｎは２以上の整数）語単位でチェックビット
が付加されたｎ個のメモリアレイからなるメモリ装置と
、これら各メモリアレイＣ二対応して設けられたｎ台の
ＥＣＣ回路と、 １／ｌｏ （ただしｍはｍ≧ｎを満足
する整数）語のメモリアクセス時において対象どなる１
台のＥＣＣ回路以外の８００回路にも共通のｌ／ｎ 悟
Ｃ対するＦＣＣ動作を行なわしめる手段と、これらｎ台
の８００回路のＥｅｅ動作結果を比較する比較部とを具
備し、１／ｍ語のメモリアクセス時に上記比較部の比較
結果Ｃ二基づいて上記ＨＣＣ回路の診断を行なうことを
特徴とするＩｆｌＣＣ回路診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110404A JPS59743A (ja) | 1982-06-26 | 1982-06-26 | Ｅｃｃ回路診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110404A JPS59743A (ja) | 1982-06-26 | 1982-06-26 | Ｅｃｃ回路診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59743A true JPS59743A (ja) | 1984-01-05 |
| JPH045213B2 JPH045213B2 (ja) | 1992-01-30 |
Family
ID=14534931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110404A Granted JPS59743A (ja) | 1982-06-26 | 1982-06-26 | Ｅｃｃ回路診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59743A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62500758A (ja) * | 1985-07-01 | 1987-03-26 | バロ−ス・コ−ポレ−シヨン | チツプ動作の自動自己診断を伴うｉｃチツプの誤り検出訂正装置及びその方法 |
| JPS6296744U (ja) * | 1985-12-05 | 1987-06-20 | ||
| JPH01188953A (ja) * | 1987-11-30 | 1989-07-28 | Tandem Comput Inc | 障害の許容範囲があるデータ保全装置及びその方法 |
| US5321550A (en) * | 1989-02-09 | 1994-06-14 | Asahi Kogaku Kogyo Kabushiki Kaisha | Optical system of optical information recording/reproducing apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5298434A (en) * | 1976-02-14 | 1977-08-18 | Hitachi Ltd | Correction for memory error |
-
1982
- 1982-06-26 JP JP57110404A patent/JPS59743A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5298434A (en) * | 1976-02-14 | 1977-08-18 | Hitachi Ltd | Correction for memory error |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62500758A (ja) * | 1985-07-01 | 1987-03-26 | バロ−ス・コ−ポレ−シヨン | チツプ動作の自動自己診断を伴うｉｃチツプの誤り検出訂正装置及びその方法 |
| JPS6296744U (ja) * | 1985-12-05 | 1987-06-20 | ||
| JPH01188953A (ja) * | 1987-11-30 | 1989-07-28 | Tandem Comput Inc | 障害の許容範囲があるデータ保全装置及びその方法 |
| US5321550A (en) * | 1989-02-09 | 1994-06-14 | Asahi Kogaku Kogyo Kabushiki Kaisha | Optical system of optical information recording/reproducing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH045213B2 (ja) | 1992-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3796996A (en) | Main memory reconfiguration | |
| EP0062431A1 (en) | A one chip microcomputer | |
| EP0668561A2 (en) | A flexible ECC/parity bit architecture | |
| JPS5918800B2 (ja) | 部分書込み方法 | |
| JPS59743A (ja) | Ｅｃｃ回路診断方式 | |
| JPS6052458B2 (ja) | 二重化した計算機制御システム | |
| JPS63226735A (ja) | レジスタ回路 | |
| JPS6235144B2 (ja) | ||
| JPH0281148A (ja) | エラー識別方法 | |
| JP3150571B2 (ja) | 二重系切替方式 | |
| JPS6259825B2 (ja) | ||
| JPS58200351A (ja) | 誤り訂正回路 | |
| JP2002032270A (ja) | 主記憶制御装置 | |
| JP2704062B2 (ja) | 情報処理装置 | |
| JPS6170638A (ja) | パリテイチエツク回路 | |
| JPH034939B2 (ja) | ||
| KR20230082352A (ko) | 복수의 프로세서들 사이에서 데이터를 공유하기 위한 장치 및 방법 | |
| JPH05250310A (ja) | データ処理装置 | |
| JPS61211786A (ja) | Ｉｃカ−ド | |
| JPS61214040A (ja) | メモリのパリテイ回路 | |
| JP2684752B2 (ja) | 拡張記憶制御方式 | |
| JPH04233052A (ja) | 二重化メモリ装置 | |
| SU951406A1 (ru) | Запоминающее устройство с самоконтролем | |
| JPH04321147A (ja) | 記憶装置 | |
| JPS6134618A (ja) | メモリクリア制御方式 |