JPS6052458B2 - 二重化した計算機制御システム - Google Patents
二重化した計算機制御システムInfo
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- JPS6052458B2 JPS6052458B2 JP55090100A JP9010080A JPS6052458B2 JP S6052458 B2 JPS6052458 B2 JP S6052458B2 JP 55090100 A JP55090100 A JP 55090100A JP 9010080 A JP9010080 A JP 9010080A JP S6052458 B2 JPS6052458 B2 JP S6052458B2
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- Japan
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- data
- information transmission
- shared memory
- control system
- computer control
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
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- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
この発明は二系列化した情報伝送装置の二系列情報を
処理する二重化した計算機制御システムに関するもので
ある。
処理する二重化した計算機制御システムに関するもので
ある。
第１図は従来の二重化した計算機制御スシステムを示
すブロック図である。
すブロック図である。
同図において、１ａおよびｌｂ、２ａおよび２ｂ、３ａ
および３ｂはそれぞれ二系列化情報伝送装置、４ａ〜４
ｆは二系列化情報伝送装置１ａ〜３ｂからの第１接続信
号線、５ａ〜５ｆは二系列化情報伝送装置１ａ〜３ｂか
らの第２接続信号線、６および７はそれぞれ第１主メモ
リ６ａおよび第２主メモリ７ａを備えた第１の二重化前
置処理装置および第２の二重化前置処理装置、８および
９はそれぞれ第１主メモリ８ａおよび第２主メモリ９ａ
を備えた第１のホストＣＰＵおよび第２のＣＰＵ）１０
ａおよび１Ｏｂはそれぞれ第１の二重化前置処理装置６
を第１のホストＣＰＵとを結合する第１ＤＭＡおよび第
２の二重化前置処理装置７と第２のホストＣＰＵとを結
合する第２ＤＭＡである。 次に、上記構成に係る二重
化した計算機制御システムの動作について説明する。
および３ｂはそれぞれ二系列化情報伝送装置、４ａ〜４
ｆは二系列化情報伝送装置１ａ〜３ｂからの第１接続信
号線、５ａ〜５ｆは二系列化情報伝送装置１ａ〜３ｂか
らの第２接続信号線、６および７はそれぞれ第１主メモ
リ６ａおよび第２主メモリ７ａを備えた第１の二重化前
置処理装置および第２の二重化前置処理装置、８および
９はそれぞれ第１主メモリ８ａおよび第２主メモリ９ａ
を備えた第１のホストＣＰＵおよび第２のＣＰＵ）１０
ａおよび１Ｏｂはそれぞれ第１の二重化前置処理装置６
を第１のホストＣＰＵとを結合する第１ＤＭＡおよび第
２の二重化前置処理装置７と第２のホストＣＰＵとを結
合する第２ＤＭＡである。 次に、上記構成に係る二重
化した計算機制御システムの動作について説明する。
まず、第１の二重化前置処理装置６および第２の二重
化前置処理装置７はそれぞれ常時、二系列化情報伝送装
置１ａ〜３ｂの６台分のデータを処理している。
化前置処理装置７はそれぞれ常時、二系列化情報伝送装
置１ａ〜３ｂの６台分のデータを処理している。
特に、二系列の情報伝送系が正常の場合には片方情報伝
送系のデータのみ選択し、片方の情報伝送系が異常の場
合には正常な情報伝送系のデータを選択する。そして、
選択されたデータは第１の二重化前置処理装置６の第１
主メモリ６ａあるいは第２の二重化前置処理装置７の第
２主メモリ７ａに記憶される。そして、第１ＤＭＡＩＯ
ａあるいは第２ＤＭＡ１０ｂを介して第１のＣＰＵ８の
第１主メモリＢａおよび第２のＣＰＵ９の第２主メモリ
９ａにＤＡＭ方式によりデータ転送される。 しカルな
がら、従来の二重化した計算機制御システムは二系列の
情報伝送装置のデータを全て読み込み、データの検定を
行ない、正しいデータのみをホストＣＰＵへ転送するた
め、マイクロプロセッサの処理負荷が増加し、二系列化
情報伝送装置が多数ある場合には複数台の前置処理装置
を設けなければならず、しかも、この前置処理理装置は
高速周期処理となる情報伝送装置とのインターフエース
処理が中心となるため、極力シンプルな処理だけを行な
うことが必要であると共に、二系列化されたデータの選
択処理はシステムの信頼度を向上せるために不可欠のも
のであるが、処理負荷が高くなり、複数台のマイクロプ
ロセツサを使用しなければならないなどの欠点があつた
。
送系のデータのみ選択し、片方の情報伝送系が異常の場
合には正常な情報伝送系のデータを選択する。そして、
選択されたデータは第１の二重化前置処理装置６の第１
主メモリ６ａあるいは第２の二重化前置処理装置７の第
２主メモリ７ａに記憶される。そして、第１ＤＭＡＩＯ
ａあるいは第２ＤＭＡ１０ｂを介して第１のＣＰＵ８の
第１主メモリＢａおよび第２のＣＰＵ９の第２主メモリ
９ａにＤＡＭ方式によりデータ転送される。 しカルな
がら、従来の二重化した計算機制御システムは二系列の
情報伝送装置のデータを全て読み込み、データの検定を
行ない、正しいデータのみをホストＣＰＵへ転送するた
め、マイクロプロセッサの処理負荷が増加し、二系列化
情報伝送装置が多数ある場合には複数台の前置処理装置
を設けなければならず、しかも、この前置処理理装置は
高速周期処理となる情報伝送装置とのインターフエース
処理が中心となるため、極力シンプルな処理だけを行な
うことが必要であると共に、二系列化されたデータの選
択処理はシステムの信頼度を向上せるために不可欠のも
のであるが、処理負荷が高くなり、複数台のマイクロプ
ロセツサを使用しなければならないなどの欠点があつた
。
したがつて、この発明の目的は二重化前置処理装置の処
理負荷を小さくすると共に使用するマイクロプロセツサ
の数を極力少なくすることができる二重化した計算機制
御システムを提供するものである。このような目的を達
成するため、この発明はデータを受信する複数組の二系
列化情報伝送装置と、各組の一方の二系列化情報伝送装
置から第１接続信号線を介して接続する第１前置処理装
置と、各組の他方の二系列化情報伝送装置から第２の接
続信号線を介して接続する第２前置処理装置と、この第
１前置処理装置および第２前置処理装置の出力データが
共通に入力し、第１のタイミング信号と第２のタイミン
グ信号で２回書込み記憶する二重化した第１共有メモリ
および第２共有メモリと、この第１共有メモリおよび第
２共有メモリからそれぞれＤＭＡを介して接続し、ＤＭ
Ａ方式によりデータ転送される第１ホストＣＰＵおよび
第２ホストＣＰＵとを備えるものであり、以下実施例を
用いて詳細に説明する。
理負荷を小さくすると共に使用するマイクロプロセツサ
の数を極力少なくすることができる二重化した計算機制
御システムを提供するものである。このような目的を達
成するため、この発明はデータを受信する複数組の二系
列化情報伝送装置と、各組の一方の二系列化情報伝送装
置から第１接続信号線を介して接続する第１前置処理装
置と、各組の他方の二系列化情報伝送装置から第２の接
続信号線を介して接続する第２前置処理装置と、この第
１前置処理装置および第２前置処理装置の出力データが
共通に入力し、第１のタイミング信号と第２のタイミン
グ信号で２回書込み記憶する二重化した第１共有メモリ
および第２共有メモリと、この第１共有メモリおよび第
２共有メモリからそれぞれＤＭＡを介して接続し、ＤＭ
Ａ方式によりデータ転送される第１ホストＣＰＵおよび
第２ホストＣＰＵとを備えるものであり、以下実施例を
用いて詳細に説明する。
第２図はこの発明に係る二重化した計算機制御システム
の一実施例を示すプロツク図である。
の一実施例を示すプロツク図である。
同．図において、１１は二系列化情報伝送装置１ａ，２
ａおよび３ａの第１接続信号線４ａ，４ｃおよび４ｅに
接続する第１前置処理装置、１２は二系列化情報伝送装
置１ｂ，２ｂおよび３ｂの第２接続信号線５ｂ，５ｄお
よび５ｆに接続する第２前．置処理装置、１３および１
４は第１前置処理装置１１および第２前置処理装置１２
の出力データが共通に入力し、記憶する二重化した第１
共有メモリおよび第２共有メモリである。なお、第３図
ａは第１前置処理装置１１の第１接続信号線４ａ，４ｃ
および４ｅからのデータを処理するためのデータ処理タ
イミング信号を示す図、第３図ｂは第２前置処理装置１
２の第２接続信号線５ｂ，５ｄおよび５ｆからのデータ
を処理するためのデータ処理タイミング信号を示す図、
第３図ｃは第１共有メモｌ川３および第２共有メモリ１
４にデータを書き込むデータ書込みタイミング信号を示
す図である。
ａおよび３ａの第１接続信号線４ａ，４ｃおよび４ｅに
接続する第１前置処理装置、１２は二系列化情報伝送装
置１ｂ，２ｂおよび３ｂの第２接続信号線５ｂ，５ｄお
よび５ｆに接続する第２前．置処理装置、１３および１
４は第１前置処理装置１１および第２前置処理装置１２
の出力データが共通に入力し、記憶する二重化した第１
共有メモリおよび第２共有メモリである。なお、第３図
ａは第１前置処理装置１１の第１接続信号線４ａ，４ｃ
および４ｅからのデータを処理するためのデータ処理タ
イミング信号を示す図、第３図ｂは第２前置処理装置１
２の第２接続信号線５ｂ，５ｄおよび５ｆからのデータ
を処理するためのデータ処理タイミング信号を示す図、
第３図ｃは第１共有メモｌ川３および第２共有メモリ１
４にデータを書き込むデータ書込みタイミング信号を示
す図である。
次に、上記構成に係る二重化した計算機制御システムの
動作について説明する。
動作について説明する。
ます、二系列化情報伝送装置１ａ，２ａおよび３ａに受
信されるデータはそれぞれ第１接続信号線４ａ，４ｃお
よび４ｅを介して第１前置処理装Ｂ置１１に入力する。
信されるデータはそれぞれ第１接続信号線４ａ，４ｃお
よび４ｅを介して第１前置処理装Ｂ置１１に入力する。
同様に、二系列化情報伝送装置１ｂ，２ｂおよび３ｂに
受信されるデータはそれぞれ第２接続信号線、５ｂ，５
ｄおよび５ｆを介して第２前置処理装置１２に入力する
。そして、この第１前置処理装置１１および第２前置処
理装置１２はそれぞれデータの検証を行ない、正常な場
合のみ、二重化した第１共有メモリ１３および第２共有
メモリ１４にデータを第３図ｃに示すデータ書込みタイ
ミング信号により２重書きをする。一方、二系列化情報
伝送装置１ａ〜３ｂの片系が異常な場合には正常データ
を読込んだ第１前置処理装置１１あるいは第２前置処理
装置１２のみが二重化した第１共有メモリ１３あるいは
第２共有メモリ１４のデータを更新させるが、通常、両
系データが正常な場合は伝送系のデータ伝送時間のづれ
により第１共有メモリ１３および第２共有メモリ１４は
それぞれ第１前置処理装置１１および第２前置処理装置
１２により第３図ｃに示すように、２個の書込みタイミ
ング信号により同一内容のデータが２回書き込まれる。
そして、この第１共有メモリ１３のデータおよび第２共
有メモリ１４のデータはそれぞれＤＭＡ線１０ａおよび
１０ｂを介して第１のホストＣＰＵ８および第２のホス
トＣＰＵ９へＤＭＡ方式によりデータ転送される。この
ように、第１前置処理装置１１および第２前置処理装置
１２はデータ読込みチヤンネル数が半分になる。しかも
第１共有メモリ１３および第２共有メモＬ月４へのデー
タの書込みを二重化した前置処理装置が各々行ない、メ
モリ内容は後優先で記憶されているため、二系列情報伝
送系の両者データの検定も不要なるので、システムの信
頼度を低下させることなしに、前置処理装置の処理負荷
を少なくすることができる。以上、詳細に説明したよう
に、この発明に係る二重化した計算機制御システムによ
ればシステムの信頼度が低下せずに、前置処理装置の処
理負荷を少なくすることができる効果がある。
受信されるデータはそれぞれ第２接続信号線、５ｂ，５
ｄおよび５ｆを介して第２前置処理装置１２に入力する
。そして、この第１前置処理装置１１および第２前置処
理装置１２はそれぞれデータの検証を行ない、正常な場
合のみ、二重化した第１共有メモリ１３および第２共有
メモリ１４にデータを第３図ｃに示すデータ書込みタイ
ミング信号により２重書きをする。一方、二系列化情報
伝送装置１ａ〜３ｂの片系が異常な場合には正常データ
を読込んだ第１前置処理装置１１あるいは第２前置処理
装置１２のみが二重化した第１共有メモリ１３あるいは
第２共有メモリ１４のデータを更新させるが、通常、両
系データが正常な場合は伝送系のデータ伝送時間のづれ
により第１共有メモリ１３および第２共有メモリ１４は
それぞれ第１前置処理装置１１および第２前置処理装置
１２により第３図ｃに示すように、２個の書込みタイミ
ング信号により同一内容のデータが２回書き込まれる。
そして、この第１共有メモリ１３のデータおよび第２共
有メモリ１４のデータはそれぞれＤＭＡ線１０ａおよび
１０ｂを介して第１のホストＣＰＵ８および第２のホス
トＣＰＵ９へＤＭＡ方式によりデータ転送される。この
ように、第１前置処理装置１１および第２前置処理装置
１２はデータ読込みチヤンネル数が半分になる。しかも
第１共有メモリ１３および第２共有メモＬ月４へのデー
タの書込みを二重化した前置処理装置が各々行ない、メ
モリ内容は後優先で記憶されているため、二系列情報伝
送系の両者データの検定も不要なるので、システムの信
頼度を低下させることなしに、前置処理装置の処理負荷
を少なくすることができる。以上、詳細に説明したよう
に、この発明に係る二重化した計算機制御システムによ
ればシステムの信頼度が低下せずに、前置処理装置の処
理負荷を少なくすることができる効果がある。
【図面の簡単な説明】
第１図は従来の二重化した計算機制御システムを示すプ
ロツク図、第２図はこの発明に係る二重化した計算機制
御システムの一実施例を示すプロツク図、第３図ａ１第
３図ｂおよび第３図Ｃはそれぞれ第２図に示すデータ処
理タイミング信号およびデータ書込みタイミング信号を
示すタイムチヤートである。 １ａ，１ｂ，２ａ，２ｂ，３ａおよび３ｂ・・・・二系
列化情報伝装装置、４ａ〜４ｆ・・・・・・第１接続信
号線、５ａ〜５ｆ・・・・・・第２接続信号線、６およ
び７・・・・・・それぞれ第１の二重化前置処理装置お
よび第２の二重化前置処理装置、６ａおよび７ａ・・・
・それぞれ第１主メモリおよび第２主メモリ、８および
９・・・・・それぞれ第１のホストＣＰＵおよび第２の
ホストＣｐｕｌ８ａおよび９ａ・・・・・・それぞれ第
１主メモリおよび第２主メモｉ八 １０ａおよび１０ｂ
・・・・・・それぞれ第１ＤＭＡおょび第２ＤＭＡ１１
１および１２・・・・それぞれ第１前置処理装置お・よ
び第２前置処理装置、１３および１４・・・・それぞぞ
れ第１共有メモリおよび第２共有メモリ。
ロツク図、第２図はこの発明に係る二重化した計算機制
御システムの一実施例を示すプロツク図、第３図ａ１第
３図ｂおよび第３図Ｃはそれぞれ第２図に示すデータ処
理タイミング信号およびデータ書込みタイミング信号を
示すタイムチヤートである。 １ａ，１ｂ，２ａ，２ｂ，３ａおよび３ｂ・・・・二系
列化情報伝装装置、４ａ〜４ｆ・・・・・・第１接続信
号線、５ａ〜５ｆ・・・・・・第２接続信号線、６およ
び７・・・・・・それぞれ第１の二重化前置処理装置お
よび第２の二重化前置処理装置、６ａおよび７ａ・・・
・それぞれ第１主メモリおよび第２主メモリ、８および
９・・・・・それぞれ第１のホストＣＰＵおよび第２の
ホストＣｐｕｌ８ａおよび９ａ・・・・・・それぞれ第
１主メモリおよび第２主メモｉ八 １０ａおよび１０ｂ
・・・・・・それぞれ第１ＤＭＡおょび第２ＤＭＡ１１
１および１２・・・・それぞれ第１前置処理装置お・よ
び第２前置処理装置、１３および１４・・・・それぞぞ
れ第１共有メモリおよび第２共有メモリ。
Claims (1)
- １ データを受信する複数組の二系列化情報伝送装置と
、各組の一方、情報伝送装置から第１の接続信号線を介
して接続する第１前置処理装置と、各組の他方、情報伝
送装置から第２接続信号線を介して接続する第２前置処
理装置と、この前置処理装置の出力データを共通に入力
し、第１のタイミング信号と第２のタイミング信号で２
回書込み記憶する二重化した第１共有メモリおよび第２
共有メモリ及び、共有メモリからそれぞれＤＭＡを介し
て接続し、ＤＭＡ方式によりデータ転送される第１ホス
トＣＰＵおよび第２ホストＣＰＵとを備えたことを特徴
とする二重化した計算機制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55090100A JPS6052458B2 (ja) | 1980-06-30 | 1980-06-30 | 二重化した計算機制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55090100A JPS6052458B2 (ja) | 1980-06-30 | 1980-06-30 | 二重化した計算機制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5714952A JPS5714952A (en) | 1982-01-26 |
| JPS6052458B2 true JPS6052458B2 (ja) | 1985-11-19 |
Family
ID=13989095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55090100A Expired JPS6052458B2 (ja) | 1980-06-30 | 1980-06-30 | 二重化した計算機制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052458B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0754943A (ja) * | 1994-06-22 | 1995-02-28 | Nippon Seiko Kk | オートテンショナ |
| JP2525578B2 (ja) * | 1986-05-20 | 1996-08-21 | 本田技研工業株式会社 | ベルトテンシヨナ |
| US11119706B2 (en) | 2017-09-11 | 2021-09-14 | Fujifilm Business Innovation Corp. | Information processing device and non-transitory computer readable medium for notification of linkage function |
| US11510262B2 (en) | 2017-07-28 | 2022-11-22 | Fujifilm Business Innovation Corp. | Information processing device and non-transitory computer readable medium |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177502A (ja) * | 1985-02-04 | 1986-08-09 | Mitsubishi Electric Corp | 分散型列車運行管理システムにおける２重系分散処理装置の並列回復方式 |
| JPS62216051A (ja) * | 1986-03-17 | 1987-09-22 | Fujitsu Ltd | ロギングデ−タ送出方式 |
| JPH0612353A (ja) * | 1992-10-05 | 1994-01-21 | Casio Comput Co Ltd | データ処理装置 |
-
1980
- 1980-06-30 JP JP55090100A patent/JPS6052458B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2525578B2 (ja) * | 1986-05-20 | 1996-08-21 | 本田技研工業株式会社 | ベルトテンシヨナ |
| JPH0754943A (ja) * | 1994-06-22 | 1995-02-28 | Nippon Seiko Kk | オートテンショナ |
| US11510262B2 (en) | 2017-07-28 | 2022-11-22 | Fujifilm Business Innovation Corp. | Information processing device and non-transitory computer readable medium |
| US11119706B2 (en) | 2017-09-11 | 2021-09-14 | Fujifilm Business Innovation Corp. | Information processing device and non-transitory computer readable medium for notification of linkage function |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5714952A (en) | 1982-01-26 |
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