JPH07253856A - ディスクレス二重化制御装置 - Google Patents
ディスクレス二重化制御装置Info
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- JPH07253856A JPH07253856A JP6044539A JP4453994A JPH07253856A JP H07253856 A JPH07253856 A JP H07253856A JP 6044539 A JP6044539 A JP 6044539A JP 4453994 A JP4453994 A JP 4453994A JP H07253856 A JPH07253856 A JP H07253856A
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【目的】 CPUボードやシステムバスの負荷を増加するこ
となく、高速に等値化データ転送処理する高信頼性のデ
ィスクレス二重化制御装置を提供する。 【構成】第１伝送路３に接続され、この伝送路３を介し
てデータを授受する２組のディスクレス制御装置4,5 よ
りなり、ディスクレス制御装置4,5 は、システムバス1
4,24 と、第１伝送路３とシステムバス14,24 とを接続
する伝送インタフェース13,23 と、CPU ボード10,20
と、制御演算データが格納されるICカードコントローラ
41,51 と、このICカードコントローラ41,51 間を接続す
る第２伝送路43と、からなり、一方の制御装置4 を稼働
系として動作させ、他方の制御装置5 を待機系として動
作させ、稼働系と待機系の制御装置間は、第２伝送路43
を介したデータ伝送により常時データの等値化を行う。
となく、高速に等値化データ転送処理する高信頼性のデ
ィスクレス二重化制御装置を提供する。 【構成】第１伝送路３に接続され、この伝送路３を介し
てデータを授受する２組のディスクレス制御装置4,5 よ
りなり、ディスクレス制御装置4,5 は、システムバス1
4,24 と、第１伝送路３とシステムバス14,24 とを接続
する伝送インタフェース13,23 と、CPU ボード10,20
と、制御演算データが格納されるICカードコントローラ
41,51 と、このICカードコントローラ41,51 間を接続す
る第２伝送路43と、からなり、一方の制御装置4 を稼働
系として動作させ、他方の制御装置5 を待機系として動
作させ、稼働系と待機系の制御装置間は、第２伝送路43
を介したデータ伝送により常時データの等値化を行う。
Description
【０００１】
【産業上の利用分野】本発明は，二重化されたディスク
レス制御装置のデータの等値化を効率的に行うディスク
レス二重化制御装置に関する。
レス制御装置のデータの等値化を効率的に行うディスク
レス二重化制御装置に関する。
【０００２】
【従来の技術】制御装置の信頼性・稼働率の向上のた
め、重要な制御システムに対して制御装置の二重化が行
われる。特に、制御装置の高信頼性化のために、制御装
置内に使用される補助記憶装置としてハードディスクを
使用しない、所謂ディスクレス制御装置で構成した高信
頼性の二重化制御装置が要求される。図３は、ディスク
レス制御装置が二重化された従来技術の二重化制御装置
の機能ブロック図を示す。
め、重要な制御システムに対して制御装置の二重化が行
われる。特に、制御装置の高信頼性化のために、制御装
置内に使用される補助記憶装置としてハードディスクを
使用しない、所謂ディスクレス制御装置で構成した高信
頼性の二重化制御装置が要求される。図３は、ディスク
レス制御装置が二重化された従来技術の二重化制御装置
の機能ブロック図を示す。
【０００３】図３において、１、２はディスクレス制御
装置、３は第１伝送路(LAN) であり、ローカルエリアネ
ットワーク（例えば、イーサネット(Ethernet)）が用い
られる。ディスクレス制御装置１、２は同一ものが図示
されているので、制御装置１を代表例とし、制御装置２
は括弧付きの数字で示す。ディスクレス制御装置1,(2)
は、ディスクレス制御装置としての制御演算動作を行う
中央処理装置（以下、中央処理装置を CPUボードと略称
する) 10,(20) と、ディスクコントローラ11,(21) と、
補助記憶装置としてハードディスクと寸法的にも、伝送
インタフェースが適合している半導体ディスク12,(22)
と、システムバス14,(24) と、第１伝送路３とシステム
バス14,(24) とを接続する伝送インタフェース（図示例
ではLANボード、以下、LAN ボードと略称する）13,(23)
から構成される。
装置、３は第１伝送路(LAN) であり、ローカルエリアネ
ットワーク（例えば、イーサネット(Ethernet)）が用い
られる。ディスクレス制御装置１、２は同一ものが図示
されているので、制御装置１を代表例とし、制御装置２
は括弧付きの数字で示す。ディスクレス制御装置1,(2)
は、ディスクレス制御装置としての制御演算動作を行う
中央処理装置（以下、中央処理装置を CPUボードと略称
する) 10,(20) と、ディスクコントローラ11,(21) と、
補助記憶装置としてハードディスクと寸法的にも、伝送
インタフェースが適合している半導体ディスク12,(22)
と、システムバス14,(24) と、第１伝送路３とシステム
バス14,(24) とを接続する伝送インタフェース（図示例
ではLANボード、以下、LAN ボードと略称する）13,(23)
から構成される。
【０００４】上記構成において、今、ディスクレス制御
装置１を稼働系、ディスクレス制御装置２を待機系とす
る。通常では、ディスクレス制御装置１が動作し、ディ
スクレス制御装置２が待機状態にある。次に、ディスク
レス制御装置１の故障が検出されると、ディスクレス制
御装置２に切り替わり、制御動作を継続する。このとき
の制御動作が、ディスクレス制御装置１からディスクレ
ス制御装置２に円滑に切り替わり、制御動作を継続する
ためには, 常にディスクレス制御装置１とディスクレス
制御装置２の半導体ディスク12、22上のデータは同一に
なっていなければならない。このため, ディスクレス制
御装置１が稼働系として動作しているときは、常に半導
体ディスク12へ書き込む同一データ、をディスクレス制
御装置２の半導体ディスク22にコピーし、データの等値
化を図る必要がある。
装置１を稼働系、ディスクレス制御装置２を待機系とす
る。通常では、ディスクレス制御装置１が動作し、ディ
スクレス制御装置２が待機状態にある。次に、ディスク
レス制御装置１の故障が検出されると、ディスクレス制
御装置２に切り替わり、制御動作を継続する。このとき
の制御動作が、ディスクレス制御装置１からディスクレ
ス制御装置２に円滑に切り替わり、制御動作を継続する
ためには, 常にディスクレス制御装置１とディスクレス
制御装置２の半導体ディスク12、22上のデータは同一に
なっていなければならない。このため, ディスクレス制
御装置１が稼働系として動作しているときは、常に半導
体ディスク12へ書き込む同一データ、をディスクレス制
御装置２の半導体ディスク22にコピーし、データの等値
化を図る必要がある。
【０００５】このデータをコピーする方法として、従来
の技術では、第１伝送路３(LAN) を利用している。ディ
スクレス制御装置１の CPUボード10が半導体ディスク12
へデータを書き込むとき、同時に LANボード13と第１伝
送路３を経由して、ディスクレス制御装置２にデータを
転送する。ディスクレス制御装置２の CPUボード20は、
LANボード23で受信したデータを半導体ディスク22に書
き込み、データの等値化を行う。
の技術では、第１伝送路３(LAN) を利用している。ディ
スクレス制御装置１の CPUボード10が半導体ディスク12
へデータを書き込むとき、同時に LANボード13と第１伝
送路３を経由して、ディスクレス制御装置２にデータを
転送する。ディスクレス制御装置２の CPUボード20は、
LANボード23で受信したデータを半導体ディスク22に書
き込み、データの等値化を行う。
【０００６】
【発明が解決しようとする課題】この様なディスクレス
二重化制御装置では次の様な問題がある。CPUボードが
データの等値化処理を行うため、制御装置が二重化され
た場合、 CPUボードの負荷が増加する。等値化のための
データをシステムバスを介して、LAN ボード13、23を経
由してデータ伝送を行うため、システムバスの負荷が増
加する。
二重化制御装置では次の様な問題がある。CPUボードが
データの等値化処理を行うため、制御装置が二重化され
た場合、 CPUボードの負荷が増加する。等値化のための
データをシステムバスを介して、LAN ボード13、23を経
由してデータ伝送を行うため、システムバスの負荷が増
加する。
【０００７】稼働系では CPUボードが等値化データを L
ANボードへ転送し、また待機系では LANボード経由で受
信したデータを CPUボードが半導体ディスクへの書き込
み処理を行うなうため、等値化に要する時間が長い。本
発明は上記の点にかんがみてなされたものであり、その
目的は前記した課題を解決して、 CPUボードや、システ
ムバスの負荷を増加することなく、また、等値化を高速
なデータ転送処理で行い、信頼性の高いディスクレス二
重化制御装置を提供することにある。
ANボードへ転送し、また待機系では LANボード経由で受
信したデータを CPUボードが半導体ディスクへの書き込
み処理を行うなうため、等値化に要する時間が長い。本
発明は上記の点にかんがみてなされたものであり、その
目的は前記した課題を解決して、 CPUボードや、システ
ムバスの負荷を増加することなく、また、等値化を高速
なデータ転送処理で行い、信頼性の高いディスクレス二
重化制御装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明においては、第１伝送路に接続され、こ
の伝送路を介してデータを授受する２組のディスクレス
制御装置よりなるディスクレス二重化制御装置におい
て、ディスクレス制御装置は、システムバスと、第１伝
送路とシステムバスとを接続し第１伝送路上のデータと
システムバス上のデータとの交信を行う伝送インタフェ
ースと、ディスクレス制御装置としての制御演算動作を
行う中央処理装置と、制御演算データが格納されるICカ
ードコントローラと、このICカードコントローラ間を接
続する第２伝送路と、からなり、２組のディスクレス制
御装置の内、一方の制御装置を稼働系として動作させ、
他方の制御装置を待機系として動作させ、稼働系と待機
系の制御装置間は、第２伝送路を介したデータ伝送によ
り常時データの等値化が行われるものとする。
に、第１の発明においては、第１伝送路に接続され、こ
の伝送路を介してデータを授受する２組のディスクレス
制御装置よりなるディスクレス二重化制御装置におい
て、ディスクレス制御装置は、システムバスと、第１伝
送路とシステムバスとを接続し第１伝送路上のデータと
システムバス上のデータとの交信を行う伝送インタフェ
ースと、ディスクレス制御装置としての制御演算動作を
行う中央処理装置と、制御演算データが格納されるICカ
ードコントローラと、このICカードコントローラ間を接
続する第２伝送路と、からなり、２組のディスクレス制
御装置の内、一方の制御装置を稼働系として動作させ、
他方の制御装置を待機系として動作させ、稼働系と待機
系の制御装置間は、第２伝送路を介したデータ伝送によ
り常時データの等値化が行われるものとする。
【０００９】また、第２の発明においては、ICカードコ
ントローラは、システムバスとICカードコントローラの
内部バスとを接続しシステムバス上のデータと内部バス
上のデータとの交信を行うバスインタフェースと、少な
くとも、２組のICカードインタフェースと、該ICカード
インタフェースに装着されるICメモリカードと、このIC
メモリカードのデータを制御するマイクロプロセッサ
と、を備え、少なくとも、１組のICカードインタフェー
スは、制御演算データが格納されるICメモリカードを装
着し、少なくとも、他の１組のICカードインタフェース
は、第２伝送路を介して前記制御装置間の等値化データ
を伝送するICメモリカード(I/O用) を装着するものとす
る。
ントローラは、システムバスとICカードコントローラの
内部バスとを接続しシステムバス上のデータと内部バス
上のデータとの交信を行うバスインタフェースと、少な
くとも、２組のICカードインタフェースと、該ICカード
インタフェースに装着されるICメモリカードと、このIC
メモリカードのデータを制御するマイクロプロセッサ
と、を備え、少なくとも、１組のICカードインタフェー
スは、制御演算データが格納されるICメモリカードを装
着し、少なくとも、他の１組のICカードインタフェース
は、第２伝送路を介して前記制御装置間の等値化データ
を伝送するICメモリカード(I/O用) を装着するものとす
る。
【００１０】
【作用】上記構成により、本発明においては、 (1) ディスクレス制御装置の補助記憶装置としての半導
体ディスクを使用するのではなく，ICメモリカードを用
いて、ディスクレス制御装置を実現する。即ち、ディス
クコントローラに代わって、ICカードコントローラを使
用する。
体ディスクを使用するのではなく，ICメモリカードを用
いて、ディスクレス制御装置を実現する。即ち、ディス
クコントローラに代わって、ICカードコントローラを使
用する。
【００１１】(2) ICカードコントローラには、少なくと
も２個のICメモリカードインタフースを有し、その内、
少なくとも１個のICメモリカードインタフェースには、
ICメモリカードが挿入され、データの格納用に使用す
る。ICカードコントローラの残りの少なくとも１個のIC
メモリカードインタェースには、二重化されたディスク
レス制御装置の相手方のICカードコントローラに第２伝
送路を経由して接続され、二重化されたディスクレス制
御装置間での双方向のデータの送受信を行う。
も２個のICメモリカードインタフースを有し、その内、
少なくとも１個のICメモリカードインタフェースには、
ICメモリカードが挿入され、データの格納用に使用す
る。ICカードコントローラの残りの少なくとも１個のIC
メモリカードインタェースには、二重化されたディスク
レス制御装置の相手方のICカードコントローラに第２伝
送路を経由して接続され、二重化されたディスクレス制
御装置間での双方向のデータの送受信を行う。
【００１２】稼働系側のICカードコントローラは、デー
タの格納用ICメモリカードへデータの書込みを行うと
き、同一データを、双方向のデータの送受信を行うICメ
モリカード(I/O用) を経由して二重化された相手方にデ
ータの送信を同時に行う。待機系側のICカードコントロ
ーラは、双方向のデータの送受信を行うICメモリカード
(I/O用) で受信した該データをデータの格納用ICメモリ
カードに書込む。
タの格納用ICメモリカードへデータの書込みを行うと
き、同一データを、双方向のデータの送受信を行うICメ
モリカード(I/O用) を経由して二重化された相手方にデ
ータの送信を同時に行う。待機系側のICカードコントロ
ーラは、双方向のデータの送受信を行うICメモリカード
(I/O用) で受信した該データをデータの格納用ICメモリ
カードに書込む。
【００１３】
【実施例】図１は本発明による一実施例のディスクレス
制御装置の機能ブロック図、図２はICカードコントロー
ラの詳細を説明する機能ブロック図であり、図３に対応
する同一機能部材には同じ符号が付してある。図１にお
いて、第１伝送路(LAN) ３に２組のディスクレス制御装
置4,5 が接続され、ここでは、図示されていない入出力
装置や各種の周辺装置とのデータの授受をこの伝送路を
介して実行されている。ディスクレス制御装置4,(5)
は、ディスクレス制御装置4,(5) としての制御演算動作
を行う CPUボード10,(20) と、システムバス14,(24)
と、第１伝送路３とシステムバス14,(24) とを接続し、
第１伝送路３上のデータとシステムバス14,(24) 上のデ
ータとの交信を行う伝送インタフェース(LANボード)13,
(23)と、制御演算データが格納されるICカードコントロ
ーラ41,(51) と、このICカードコントローラ41,(51) 間
を接続する第２伝送路43と、から構成されている。
制御装置の機能ブロック図、図２はICカードコントロー
ラの詳細を説明する機能ブロック図であり、図３に対応
する同一機能部材には同じ符号が付してある。図１にお
いて、第１伝送路(LAN) ３に２組のディスクレス制御装
置4,5 が接続され、ここでは、図示されていない入出力
装置や各種の周辺装置とのデータの授受をこの伝送路を
介して実行されている。ディスクレス制御装置4,(5)
は、ディスクレス制御装置4,(5) としての制御演算動作
を行う CPUボード10,(20) と、システムバス14,(24)
と、第１伝送路３とシステムバス14,(24) とを接続し、
第１伝送路３上のデータとシステムバス14,(24) 上のデ
ータとの交信を行う伝送インタフェース(LANボード)13,
(23)と、制御演算データが格納されるICカードコントロ
ーラ41,(51) と、このICカードコントローラ41,(51) 間
を接続する第２伝送路43と、から構成されている。
【００１４】この２組のディスクレス制御装置4,5 の
内、例えば、ディスクレス制御装置４を稼働系として動
作させ、他方のディスクレス制御装置５を待機系として
動作させ、稼働系のディスクレス制御装置４の制御演算
データは、ICカードコントローラ41に格納されると同時
に、第２伝送路43を介してICカードコントローラ51に同
一データが伝送され、ICカードコントローラ51に同一デ
ータが格納され、データの等値化が常時行われる。
内、例えば、ディスクレス制御装置４を稼働系として動
作させ、他方のディスクレス制御装置５を待機系として
動作させ、稼働系のディスクレス制御装置４の制御演算
データは、ICカードコントローラ41に格納されると同時
に、第２伝送路43を介してICカードコントローラ51に同
一データが伝送され、ICカードコントローラ51に同一デ
ータが格納され、データの等値化が常時行われる。
【００１５】図２はICカードコントローラの詳細を示し
たものである。図２において、ICカードコントローラ4
1,(51) は、システムバス14,(24) とICカードコントロ
ーラ41,(51) の内部バス417,(517) とを接続するバスイ
ンタフェース412,(512) と、図示例では２組のICカード
インタフェース(413,414),(513,514) と、このICカード
インタフェース(413,414),(513,514) に装着されるICメ
モリカード(415,416),(515,516) と、ICメモリカード(4
15,416),(515,516) のデータを制御するマイクロプロセ
ッサ411,(511) と、から構成されている。
たものである。図２において、ICカードコントローラ4
1,(51) は、システムバス14,(24) とICカードコントロ
ーラ41,(51) の内部バス417,(517) とを接続するバスイ
ンタフェース412,(512) と、図示例では２組のICカード
インタフェース(413,414),(513,514) と、このICカード
インタフェース(413,414),(513,514) に装着されるICメ
モリカード(415,416),(515,516) と、ICメモリカード(4
15,416),(515,516) のデータを制御するマイクロプロセ
ッサ411,(511) と、から構成されている。
【００１６】ICカードインタフェース413,(513) には、
上述の制御演算データが格納されるICメモリカード（メ
モリ用）415,(515) が装着され、また、他のICカードイ
ンタフェース414,(514) には、ICメモリカード(I/O用)4
16と第２伝送路43を介して、制御装置間の等値化データ
を伝送することができるICメモリカード(I/O用)516が装
着されている。尚、図示例では、ICカードインタフェー
ス413,(513) とICメモリカード（メモリ用）415,(515)
、及び他のICカードインタフェース414,(514)とICメモ
リカード(I/O用)416,(516)は各１組づつで図示したが、
ディスクレス制御装置4,5 の制御演算規模に応じて、複
数組のICカードインタフェースおよびICメモリカードが
使用される。
上述の制御演算データが格納されるICメモリカード（メ
モリ用）415,(515) が装着され、また、他のICカードイ
ンタフェース414,(514) には、ICメモリカード(I/O用)4
16と第２伝送路43を介して、制御装置間の等値化データ
を伝送することができるICメモリカード(I/O用)516が装
着されている。尚、図示例では、ICカードインタフェー
ス413,(513) とICメモリカード（メモリ用）415,(515)
、及び他のICカードインタフェース414,(514)とICメモ
リカード(I/O用)416,(516)は各１組づつで図示したが、
ディスクレス制御装置4,5 の制御演算規模に応じて、複
数組のICカードインタフェースおよびICメモリカードが
使用される。
【００１７】上記構成において、ICメモリカード415,51
5 には、電源ダウンとか、ICメモリカードがICカードイ
ンタフェースから取り外されたときでも、ICメモリカー
ドに書き込まれたデータが消去されない不揮発性特性を
有したメモリカード（メモリ用）を使用してディスクレ
ス制御装置を実現することができる。また、ICメモリカ
ード416,516 の等値化用ICカードは、双方向のデータの
送受信を行う I/Oカードである。
5 には、電源ダウンとか、ICメモリカードがICカードイ
ンタフェースから取り外されたときでも、ICメモリカー
ドに書き込まれたデータが消去されない不揮発性特性を
有したメモリカード（メモリ用）を使用してディスクレ
ス制御装置を実現することができる。また、ICメモリカ
ード416,516 の等値化用ICカードは、双方向のデータの
送受信を行う I/Oカードである。
【００１８】本発明で使用されるICカードは、例えば、
（社）日本電子工業振興協会(JapanElectronics Indust
ory Development Association) 内のICカードに関する
委員会で定めたJEIDA 4.1 以上の規格のICカードが適合
し、このICカードは、メモリカードの用途以外にI/O カ
ードの用途にも適合でき、このI/O カード・インタフェ
ース・モードを使用して、双方向のデータの送受信を行
うことができる。
（社）日本電子工業振興協会(JapanElectronics Indust
ory Development Association) 内のICカードに関する
委員会で定めたJEIDA 4.1 以上の規格のICカードが適合
し、このICカードは、メモリカードの用途以外にI/O カ
ードの用途にも適合でき、このI/O カード・インタフェ
ース・モードを使用して、双方向のデータの送受信を行
うことができる。
【００１９】ディスクレス制御装置4 を稼働系とし、デ
ィスクレス制御装置5 を待機系とし、稼働系 CPUボード
10がデータをリードする場合の処理について説明する。
CPUボード10は、ICカードコントローラ41内のバスイン
タフェース412 を介して、マイクロプロセッサ411 にリ
ード要求を出す。マイクロプロセッサ 411は、指定され
たデータをICメモリカード415 から読み出し、CPU ボー
ド10に転送する。
ィスクレス制御装置5 を待機系とし、稼働系 CPUボード
10がデータをリードする場合の処理について説明する。
CPUボード10は、ICカードコントローラ41内のバスイン
タフェース412 を介して、マイクロプロセッサ411 にリ
ード要求を出す。マイクロプロセッサ 411は、指定され
たデータをICメモリカード415 から読み出し、CPU ボー
ド10に転送する。
【００２０】次に、稼働系 CPUボード10がデータをライ
トする場合について説明する。 CPUボード10は、リード
時と同様に、ICカードコントローラ41内のマイクロプロ
セッサ411 にライト要求を出す。マイクロプロセッサ41
1 は、指定されたデータをICメモリカード415 にライト
するとともに、ICカードインタフェース414 を介して等
値化用ICカード(I/O用)416に同じデータを書き込む。等
値化用ICカード416 に書かれたデータは、第２伝送路
（等値化用ケーブル）43のケーブルを介して、待機系の
等値化用ICカード516 に書き込まれる。マイクロプロセ
ッサ511 は、等値化用ICカード516 にデータが書き込ま
れたことを認識すると、等値化用ICカード516 からデー
タを読み出し、ICカード515 に書き込む。これにより稼
働系のICカード415 と待機系のICカード515 に保有され
るデータは、常に同じデータにすることができる。
トする場合について説明する。 CPUボード10は、リード
時と同様に、ICカードコントローラ41内のマイクロプロ
セッサ411 にライト要求を出す。マイクロプロセッサ41
1 は、指定されたデータをICメモリカード415 にライト
するとともに、ICカードインタフェース414 を介して等
値化用ICカード(I/O用)416に同じデータを書き込む。等
値化用ICカード416 に書かれたデータは、第２伝送路
（等値化用ケーブル）43のケーブルを介して、待機系の
等値化用ICカード516 に書き込まれる。マイクロプロセ
ッサ511 は、等値化用ICカード516 にデータが書き込ま
れたことを認識すると、等値化用ICカード516 からデー
タを読み出し、ICカード515 に書き込む。これにより稼
働系のICカード415 と待機系のICカード515 に保有され
るデータは、常に同じデータにすることができる。
【００２１】
【発明の効果】以上述べたように本発明によれば、デー
タの等値化をICカードコントローラ間で行うようにした
ために、二重化システムを構成した場合でも、 CPUボー
ドやシステムバスへの負荷を増加することがない。ま
た，等値化のためのデータ転送に第１伝送路(LAN) を経
由することなく、ICカードコントローラ間で行っている
ため, 高速なデータ転送処理を実現することができる。
タの等値化をICカードコントローラ間で行うようにした
ために、二重化システムを構成した場合でも、 CPUボー
ドやシステムバスへの負荷を増加することがない。ま
た，等値化のためのデータ転送に第１伝送路(LAN) を経
由することなく、ICカードコントローラ間で行っている
ため, 高速なデータ転送処理を実現することができる。
【図１】本発明による一実施例のディスクレス制御装置
の機能ブロック図
の機能ブロック図
【図２】ICカードコントローラの詳細を説明する機能ブ
ロック図
ロック図
【図３】従来技術のディスクレス制御装置の機能ブロッ
ク図
ク図
1,2 、4,5 ディスクレス制御装置 ３ 第１伝送路(LAN) 10,20 CPU ボード 11,21 ディスクコントローラ 12,22 半導体ディスク 13,23 LAN ボード 14,24 システムバス 41,51 ICカードコントローラ 43 第２伝送路 411,511 マイクロプロセッサ 412,512 バスインタフェース 413,414,513,514 ICカードインタフェース 415,416,515,516 ICカード 417,517 内部バス
Claims (2)
- 【請求項１】第１伝送路に接続され、この伝送路を介し
てデータを授受する２組のディスクレス制御装置よりな
るディスクレス二重化制御装置において、 前記ディスクレス制御装置は、 システムバスと、 前記第１伝送路と前記システムバスとを接続し、前記第
１伝送路上のデータと前記システムバス上のデータとの
交信を行う伝送インタフェースと、 前記ディスクレス制御装置としての制御演算動作を行う
中央処理装置と、 前記制御演算データが格納されるICカードコントローラ
と、 このICカードコントローラ間を接続する第２伝送路と、
からなり、 前記２組のディスクレス制御装置の内、一方の制御装置
を稼働系として動作させ、他方の制御装置を待機系とし
て動作させ、稼働系と待機系の制御装置間は、前記第２
伝送路を介したデータ伝送により常時データの等値化が
行われる、 ことを特徴とするディスクレス二重化制御装置。 - 【請求項２】請求項１に記載のディスクレス二重化制御
装置において、 ICカードコントローラは、 前記システムバスと前記ICカードコントローラの内部バ
スとを接続し、前記システムバス上のデータと前記内部
バス上のデータとの交信を行うバスインタフェースと、 少なくとも、２組のICカードインタフェースと、 該ICカードインタフェースに装着されるICメモリカード
と、 このICメモリカードのデータを制御するマイクロプロセ
ッサと、を備え、 少なくとも、１組の前記ICカードインタフェースは、前
記制御演算データが格納される前記ICメモリカードを装
着し、 少なくとも、他の１組の前記ICカードインタフェース
は、前記第２伝送路を介して前記制御装置間の等値化デ
ータを伝送する前記ICメモリカードを装着する、 ことを特徴とするディスクレス二重化制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6044539A JPH07253856A (ja) | 1994-03-16 | 1994-03-16 | ディスクレス二重化制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6044539A JPH07253856A (ja) | 1994-03-16 | 1994-03-16 | ディスクレス二重化制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07253856A true JPH07253856A (ja) | 1995-10-03 |
Family
ID=12694321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6044539A Pending JPH07253856A (ja) | 1994-03-16 | 1994-03-16 | ディスクレス二重化制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07253856A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100428756B1 (ko) * | 2001-08-31 | 2004-04-30 | 주식회사 현대시스콤 | 이중화로된 이동통신 제어국의 엠시피유보드 |
| JP2013225277A (ja) * | 2012-03-22 | 2013-10-31 | Ricoh Co Ltd | 制御基板、制御システムおよびコピー処理方法 |
| WO2017183096A1 (ja) * | 2016-04-19 | 2017-10-26 | 株式会社日立製作所 | 計算機システム及び不揮発性メモリの冗長化方法 |
-
1994
- 1994-03-16 JP JP6044539A patent/JPH07253856A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100428756B1 (ko) * | 2001-08-31 | 2004-04-30 | 주식회사 현대시스콤 | 이중화로된 이동통신 제어국의 엠시피유보드 |
| JP2013225277A (ja) * | 2012-03-22 | 2013-10-31 | Ricoh Co Ltd | 制御基板、制御システムおよびコピー処理方法 |
| WO2017183096A1 (ja) * | 2016-04-19 | 2017-10-26 | 株式会社日立製作所 | 計算機システム及び不揮発性メモリの冗長化方法 |
| US10552088B2 (en) | 2016-04-19 | 2020-02-04 | Hitachi, Ltd. | Computer system and method for redundantizing nonvolatile memory |
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