KR20000032947A - 통신 시스템의 프로세서 이중화 장치 - Google Patents

Abstract

본 발명은 이동통신 교환기에서 이중화로 운용되는 프로세서의 이중화 구현시 액티브로 운용되는 프로세서에서 스탠바이로 운용되는 프로세서의 메모리에 대한 기록/판독시 버퍼 지연 및 스탠바이로 운용되는 프로세서와의 메모리에 대한 중재를 적절히 수행하여 액티브 프로세서의 대기시간을 줄이도록 한 통신시스템의 프로세서 이중화장치에 관한 것으로서, 이러한 본 발명은, 액티브로 운용되는 프로세서에서 자체 디램과 스탠바이로 운용되는 프로세서의 디램에 대한 기록 작업을 동시에 진행하고, 스탠바이로 운영되는 프로세서에서는 스탠바이 상태를 유지하기 위하여 필요한 모든 데이터를 디램이 아닌 별도의 에스램에 기록토록 하여 디램에 대한 판독 작업이 발생하지 않도록 한다. 또한, 액티브로 운용되는 프로세서에서 스탠바이측의 디램에 대한 기록 작업시 스탠바이측의 디램에 대한 데이터 충돌이 발생하지 않도록 함으로써 스탠바이측의 디램에 대한 버퍼 중재가 필요 없도록 하고, 스탠바이로 운용되는 프로세서에서는 디램에 대하여 액티브로 운용되는 프로세서에서 항상 기록/판독이 가능하도록 데이터 버퍼를 제어하고, 동시에 자체 프로세서에서는 디램에 대한 데이터 기록/판독이 발생하지 않도록 데이터 버퍼를 제어한다.

Description

통신 시스템의 프로세서 이중화 장치

본 발명은 통신 시스템의 프로세서 이중화에 관한 것으로, 특히 이동통신 교환기에서 이중화로 운용되는 프로세서의 이중화 구현시 액티브로 운용되는 프로세서에서 스탠바이로 운용되는 프로세서의 메모리에 대한 기록/판독시 버퍼 지연 및 스탠바이로 운용되는 프로세서와의 메모리에 대한 중재를 적절히 수행하여 액티브 프로세서의 대기시간을 줄이도록 한 통신시스템의 프로세서 이중화장치에 관한 것이다.

일반적으로, 이동통신 시스템에 적용되는 이동통신 교환기는 신뢰성을 높이기 위해 상위 제어 프로세서를 이중화한다.

여기서, 상위 제어 프로세서의 이중화란 동일한 상위 제어 프로세서를 두 개 구성하는 것을 말하며, 이중화 동작은 하나의 상위 제어 프로세서를 액티브 상태로 동작시키며, 다른 하나는 스탠바이 상태로 대기시킨다. 그런 후 액티브 상태로 동작하는 상위 제어 프로세서에 복구 불가능한 에러가 발생하면, 스탠바이 상태의 상위 제어 프로세서를 액티브 상태로 전환시켜 진행중인 서비스가 중단 없이 이루어지도록 한다.

첨부한 도면 도1은 상기와 같이 이중화로 구현되어 동작하는 종래 통신시스템의 프로세서 이중화 장치 구성도이다.

이에 도시된 바와 같이, 메인 프로세서(11)와, 버퍼 제어부(12)와, 데이터를 버퍼링하는 양방향 버퍼인 제1 및 제2 데이터 버퍼(13)(14)와, 어드레스를 버퍼링하는 제1 및 제2 어드레스 버퍼(15)(16)와, 데이터를 저장하는 디램(17)으로 제1프로세서 보드(10)가 구성된다.

여기서 제1 어드레스 버퍼(15)는 단방향 버퍼이다.

또한, 제2프로세서 보드(20)도 메인 프로세서(21)와, 버퍼 제어부(22)와, 데이터를 버퍼링하는 양방향 버퍼인 제1 및 제2 데이터 버퍼(23)(24)와, 어드레스를 버퍼링하는 제1 및 제2 어드레스 버퍼(25)(26)와, 데이터를 저장하는 디램(27)으로 구성된다.

상기에서 제1 어드레스 버퍼(25)는 단방향 버퍼이다.

이러한 구성으로 이루어지는 이동통신 교환기의 상위 프로세서는, 액티브로 운용되는 프로세서에서 자체 디램 및 스탠바이 보드의 디램에 대하여 동시에 데이터를 기록함으로써, 항상 액티브, 스탠바이 보드 모두에 대하여 동일한 데이터를 유지한다.

즉, 제1프로세서 보드(10)를 액티브 보드라고 가정하고, 제2프로세서 보드(20)를 스탠바이 보드라고 가정한 상태에서, 메인 프로세서(11)에서 디램(17)에 저장할 데이터가 발생하면, 해당 데이터와 어드레스를 발생한다.

제1 데이터 버퍼(13)는 전달된 데이터를 버퍼링하여 디램(17) 및 제2 데이터 버퍼(14)에 전달해주게 되고, 제1어드레스 버퍼(15)는 전달된 어드레스를 버퍼링하여 상기 디램(17) 및 제2 어드레스 버퍼(16)에 각각 전달해준다.

그러면 디램(17)은 전달된 어드레스의 위치에 해당 데이터를 저장하게 된다.

그리고 스탠바이 보드에도 디램(17)에 저장되는 데이터를 전달해주기 위해서, 제2데이터 버퍼(14)는 전달된 데이터를 버퍼링하여 스탠바이 보드측에 전달해주게 되며, 스탠바이 보드(제2프로세서 보드)내의 제2데이터 버퍼(24)는 이를 버퍼링하여 디램(27)에 그 데이터를 전달해준다.

아울러 제2어드레스 버퍼(16)는 전달되는 어드레스를 버퍼링하여 스탠바이 보드측에 전달해주게 되며, 스탠바이 보드측의 제2어드레스 버퍼(26)는 이를 전달받은 후 버퍼링하여 디램(27)에 전달해준다.

그러면 디램(27)은 전달된 어드레스에 해당하는 위치에 액티브 보드에서 전송된 데이터를 저장하게 된다.

한편, 스탠바이로 운용되는 프로세서에서는 디램에 대한 데이터 기록 작업은 하지 않지만, 스탠바이 상태를 유지하기 위하여 OS(Operating System)에서는 주기적으로 디램(27)을 판독하게 된다.

이때, 액티브로 운용되는 프로세서(제1프로세서 보드)에서의 스탠바이측 디램에 대한 기록 작업과 스탠바이 프로세서에서의 디램에 대한 판독 작업이 동시에 발생하는 경우 디램에서의 데이터 충돌이 발생하게 되며, 이를 방지하기 위하여 버퍼 제어부(22)는 버퍼 중재를 한다.

이로 인하여 액티브 프로세서에서의 디램에 대한 기록 완료는 스탠바이 프로세서에서의 디램에 대한 판독 동작이 완료된 후 발생하게 되고, 또한 각 버퍼들의 지연 시간, 버퍼 제어부에서의 지연시간 만큼 데이터 기록 동작이 지연됨으로 인해 액티브로 운용되는 프로세서에서의 디램에 대한 데이터 기록시 프로세서 내부에서의 대기시간이 길어지게 되는 문제점을 발생하였다.

상기와 같은 경우 액티브 프로세서로 운용되는 프로세서에서는 디램에 대한 데이터 기록/판독시 내부 대기 시간으로 인해 프로세싱 성능이 떨어지게 되며, 이러한 문제는 근본적으로 프로세서의 성능을 저하시키는 요인으로 작용된다.

이에 본 발명은 상기와 같은 종래 이중화로 운용되는 이동통신 교환기의 상위 프로세서에서 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서,

본 발명의 목적은 이동통신 교환기에서 이중화로 운용되는 프로세서의 이중화 구현시 액티브로 운용되는 프로세서에서 스탠바이로 운용되는 프로세서의 메모리에 대한 기록/판독시 버퍼 지연 및 스탠바이로 운용되는 프로세서와의 메모리에 대한 중재를 적절히 수행하여 프로세서의 대기시간을 줄이도록 한 통신시스템의 프로세서 이중화장치를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 프로세서 이중화장치는,

액티브로 운용되는 프로세서에서 자체 디램과 스탠바이로 운용되는 프로세서의 디램에 대한 기록 작업을 동시에 진행하고, 스탠바이로 운영되는 프로세서에서는 스탠바이 상태를 유지하기 위하여 필요한 모든 데이터를 디램이 아닌 별도의 에스램에 기록토록 하여 디램에 대한 판독 작업이 발생하지 않도록 한다.

즉, 액티브로 운용되는 프로세서에서 스탠바이측의 디램에 대한 기록 작업시 스탠바이측의 디램에 대한 데이터 충돌이 발생하지 않도록 함으로써 스탠바이측의 디램에 대한 버퍼 중재가 필요 없도록 하고, 스탠바이로 운용되는 프로세서에서는 디램에 대하여 액티브로 운용되는 프로세서에서 항상 기록/판독이 가능하도록 데이터 버퍼를 제어하고, 동시에 자체 프로세서에서는 디램에 대한 데이터 기록/판독이 발생하지 않도록 데이터 버퍼를 제어한다. 또한 액티브로 운용되는 프로세서에서 스탠바이 보드의 디램에 대한 기록/판독을 제어하기 위한 버퍼 수를 줄임으로써 이의 지연 시간으로 인한 프로세서 내부 대기 시간을 줄일 수 있다.

도1은 종래 통신 시스템의 프로세서 이중화 장치 구성도,

도2는 본 발명에 의한 통신 시스템의 프로세서 이중화 장치 구성도,

도3은 도2에서 액티브 프로세서의 데이터 버스 결선도,

도4는 도2에서 액티브 프로세서의 어드레스 버스 결선도,

도5는 도2에서 액티브 프로세서의 DRAM에 연결되는 데이터 및 어드레스 관계도.

＜도면의 주요 부분에 대한 부호의 설명＞

100,200 : 제1 및 제2 프로세서 보드

101,201 : 중앙처리장치(CPU)

102,202 : 버퍼 제어부

103 ~ 105, 203 ~ 205 : 제1 내지 제3 데이터 버퍼

106 ~ 108, 206 ~ 208 : 제1 내지 제3 어드레스 버퍼

109,209 : 디램

110,210 : 에스램

이하 상기와 같은 기술적 사상에 따른 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

첨부한 도면 도2는 본 발명에 의한 통신시스템의 프로세서 이중화장치 구성도이다.

이에 도시된 바와 같이, 액티브 동작 모드 또는 스탠바이 동작 모드에 따라 보드 전체 동작을 제어하는 중앙처리장치(101)와, 상기 중앙처리장치(101)의 동작 모드에 따라 데이터 버퍼 및 어드레스 버퍼의 동작 상태를 제어하는 버퍼 제어부(102)와, 상기 버퍼 제어부(102)의 제어에 따라 인에이블 되어 데이터를 버퍼링하여 자신 및 상대측 디램에 해당 데이터를 전달해주는 제1 및 제2 데이터 버퍼(103)(104)와, 상기 스탠바이 동작 모드시 상대측 보드로부터 전송된 데이터를 버퍼링하여 자신의 디램에 전달해주는 제3데이터 버퍼(105)와, 상기 중앙처리장치(101)에서 얻어지는 어드레스를 버퍼링하는 제1 및 제2 어드레스 버퍼(106)(107)와, 상기 제1어드레스 버퍼(106)에서 얻어지는 어드레스를 상대측 보드로 전달해주기 위한 제3어드레스 버퍼(108)와, 상기 제2어드레스 버퍼(107)에서 얻어지는 어드레스에 해당하는 번지에 상기 제2데이터 버퍼(104)에서 얻어지는 데이터를 기록하며, 스탠바이 모드시 상기 제3데이터 버퍼(105)에서 얻어지는 상대방 데이터를 기록하는 디램(109)과, 상기 중앙처리장치(101)와 연결되며 스탠바이 상태를 유지하기 위한 모든 데이터를 기록하는 에스램(110)으로 제1프로세서 보드(100)가 구성된다.

또한, 액티브 동작 모드 또는 스탠바이 동작 모드에 따라 보드 전체 동작을 제어하는 중앙처리장치(201)와, 상기 중앙처리장치(201)의 동작 모드에 따라 데이터 버퍼 및 어드레스 버퍼의 동작 상태를 제어하는 버퍼 제어부(202)와, 상기 버퍼 제어부(202)의 제어에 따라 인에이블 되어 데이터를 버퍼링하여 자신 및 상대측 디램에 전달해주는 제1 및 제2 데이터 버퍼(203)(204)와, 상기 스탠바이 동작 모드시 상대측 보드로부터 전송된 데이터를 버퍼링하여 자신의 디램에 전달해주는 제3데이터 버퍼(205)와, 상기 중앙처리장치(201)에서 얻어지는 어드레스를 버퍼링하는 제1 및 제2 어드레스 버퍼(206)(207)와, 상기 제1어드레스 버퍼(206)에서 얻어지는 어드레스를 상대측 보드로 전달해주기 위한 제3어드레스 버퍼(208)와, 상기 제2어드레스 버퍼(207)에서 얻어지는 어드레스에 해당하는 번지에 상기 제2데이터 버퍼(204)에서 얻어지는 데이터를 기록하며, 스탠바이 모드시 상대측에서 전송된 어드레스의 위치에 상기 제3데이터 버퍼(205)에서 얻어지는 상대측 데이터를 기록하는 디램(209)과, 상기 중앙처리장치(201)와 연결되며 스탠바이 상태를 유지하기 위한 모든 데이터를 기록하는 에스램(210)으로 제2프로세서 보드(200)가 구성된다.

이와 같이 구성된 본 발명에 의한 통신 시스템의 프로세서 이중화 장치의 동작을 첨부한 도면 도3 내지 도5를 참조하여 설명하면 다음과 같다.

먼저, 제1프로세서 보드(100)를 액티브 상태라 하고, 제2프로세서 보드(200)를 스탠바이 상태라고 가정한다.

이러한 가정 하에서, 액티브 보드인 제1프로세서 보드(100)내의 중앙처리장치(101)는 동작중 발생한 데이터를 디램(109)에 기록하기 위한 데이터 및 어드레스를 발생하게 된다.

이때, 버퍼 제어부(102)는 자신의 보드가 액티브 모드로 동작하므로, 자신의 보드 내에 있는 디램(109)과 상대측 보드에 있는 디램(209)에 모두 데이터의 기록이 가능하도록 제1 내지 제3 데이터 버퍼(103 ~ 105), 제1 내지 제3 어드레스 버퍼(106 ~ 108)를 모두 인에이블 시킨다.

이 경우 자신의 보드가 액티브 보드이므로 스탠바이 모드시 스탠바이 상태를 유지하기 위해 필요한 데이터를 저장하는 에스램(110)에는 데이터를 기록할 필요가 없다.

그리고 제1데이터 버퍼(103)는 발생된 데이터를 버퍼링하여 스탠바이로 운용되는 제2프로세서 보드(200)로 전달해주게 되며, 제2데이터버퍼(104)는 발생된 데이터를 버퍼링하여 디램(109)에 전달해준다.

도3은 상기와 같이 자신의 디램에 데이터를 기록하고, 동시에 스탠바이로 운용되는 상대측 보드에도 해당 데이터를 전달해주기 위한 각 데이터 버퍼의 상세구성도와 데이터 버스를 나타낸 것이다.

아울러 제1어드레스 버퍼(106)도 상기 중앙처리장치(101)에서 얻어지는 어드레스를 버퍼링하여 제3어드레스 버퍼(108)에 전달해주게 되며, 제2어드레스 버퍼(107)는 상기 중앙처리장치(101)에서 얻어지는 어드레스를 버퍼링하여 디램(109)에 전달해준다. 이에 따라 제3어드레스 버퍼(108)는 입력되는 어드레스를 버퍼링하여 스탠바이로 운용되는 상대측 보드에 그 버퍼링한 어드레스를 전달해준다.

도4는 상기와 같이 자신의 디램에 어드레스를 전달해주고, 동시에 스탠바이로 운용되는 상대측 보드에도 해당 어드레스를 전달해주기 위한 각 어드레스 버퍼의 상세구성도와 어드레스 버스를 나타낸 것이다.

그리고 액티브 보드내의 디램(109)은 상기 제2어드레스 버퍼(107)에서 얻어지는 어드레스에 대응하는 위치에 상기 제2데이터 버퍼(104)에서 얻어지는 데이터를 기록하게 된다.

첨부한 도면 도5는 상기와 같이 동작하는 디램(109)의 상세구성도로서, 여기서 109a는 디램(109)에 필수적으로 부가되는 멀티플렉서이며, 109b가 실제 메모리로서 해당 데이터를 기록하게 된다.

여기서 액티브로 운용되는 제1프로세서 보드(100)내의 제3데이터 버퍼(105)는 스탠바이 모드시 상대측으로부터 전송된 데이터를 받기 위한 데이터 버퍼로서, 액티브 동작시에는 디스에이블 된다.

한편, 스탠바이로 운용되는 제2프로세서 보드(200)는 버퍼제어부(202)에서 제1 내지 제3 데이터 버퍼(203 ~ 205)와 제1 내지 제3 어드레스 버퍼(206 ~ 208)를 모두 수신 모드로 제어하게 된다.

따라서 제1프로세서 보드(100)내의 제1데이터 버퍼(103)에서 전송되는 데이터는 제3데이터 버퍼(205)를 통해 수신하여 디램(209)에 전달해준다.

이에 따라 디램(209)은 상기 제1프로세서 보드(100)내의 제3어드레스 버퍼(108)에서 얻어지는 어드레스에 해당하는 위치에 상기 제3데이터 버퍼(205)에서 수신된 데이터를 기록함으로써, 액티브 보드와 데이터의 동일성을 유지하도록 한다.

이외의 제1 및 제2 데이터버퍼(203)(204)와 제1 내지 제3 어드레스 버퍼(206 ~ 208)는 디스에이블 상태가 된다.

따라서 제1데이터 버퍼(203)와 제2 데이터 버퍼(204)는 디스에이블 상태이기 때문에 액티브 보드 측으로 데이터를 전송하지 않으며, 또한 디램(209)에 데이터도 기록하지 않고, 그 디램(209)에 기록된 데이터도 판독하지 않는다.

아울러 스탠바이로 운용되는 제2프로세서 보드(200)는 스탠바이 상태를 유지하기 위하여 필요한 모든 데이터를 에스램(209)에 기록함으로써, 스탠바이로 운용시에는 디램(209)을 판독하지 않고, 에스램(209)만을 판독하게된다.

한편, 제1프로세서 보드(100)에 복구 불가능한 에러가 발생된 경우에는 제1스탠바이 보드(100)는 스탠바이로 운용되고, 제2프로세서 보드(200)가 액티브 모드로 동작하여 전술한 제1프로세서 보드(100)의 액티브 동작시와 동일하게 작용한다.

즉, 본 발명은 초기 이중화 상태가 정의되기 전 단계에서는 상호 상대측 보드에 대하여 액세스할 수 있는 버퍼를 전부 디스에이블 시키고, 이후 액티브, 스탠바이 상태로 프로세서가 정의되면 스탠바이로 운용되는 프로세서에서는 자신의 디램에 대한 버퍼 제어를 항상 수신상태가 되도록 제어하며, 액티브로 정의된 프로세서는 자신의 디램 및 상대측 디램에 대하여 동시에 기록/판독이 가능하도록 버퍼를 인에이블 시키게 된다.

다시 말해, 본 발명은 액티브로 운용되는 프로세서에서 자체 디램과 스탠바이로 운용되는 프로세서의 디램에 대한 기록 작업을 동시에 진행하고, 스탠바이로 운영되는 프로세서에서는 스탠바이 상태를 유지하기 위하여 필요한 모든 데이터를 디램이 아닌 별도의 에스램에 기록토록 하여 디램에 대한 판독 작업이 발생하지 않도록 한다.

또한, 액티브로 운용되는 프로세서에서 스탠바이측의 디램에 대한 기록 작업시 스탠바이측의 디램에 대한 데이터 충돌이 발생하지 않도록 함으로써 스탠바이측의 디램에 대한 버퍼 중재가 필요 없도록 하고, 스탠바이로 운용되는 프로세서에서는 디램에 대하여 액티브로 운용되는 프로세서에서 항상 기록/판독이 가능하도록 데이터 버퍼를 제어하고, 동시에 자체 프로세서에서는 디램에 대한 데이터 기록/판독이 발생하지 않도록 데이터 버퍼를 제어한다.

또한 액티브로 운용되는 프로세서에서 스탠바이 보드의 디램에 대한 기록/판독을 제어하기 위한 버퍼 수를 줄임으로써 이의 지연 시간으로 인한 프로세서 내부 대기 시간을 줄이게 된다.

이상에서 상술한 바와 같이 본 발명은, 스탠바이로 운용되는 프로세서에서 자신의 디램에 대한 기록/판독을 하지 않도록 함으로써, 액티브로 운용되는 프로세서에서 스탠바이 프로세서가 내장하고 있는 디램에 대한 기록/판독시 중재가 발생되지 않아 액티브 프로세서의 성능 저하를 미연에 방지할 수 있는 효과가 있다.

또한, 액티브 및 스탠바이 보드의 디램에 동시에 동일한 데이터를 기록/판독함으로써 안정된 이중화 데이터 유지가 가능한 효과도 있다.

Claims (2)

1. 프로세서의 안정화를 도모하기 위해 상기 프로세서를 이중화하여 구현한 통신 시스템에 있어서,

   액티브 동작 모드 또는 스탠바이 동작 모드에 따라 보드 전체 동작을 제어하는 중앙처리장치(101)와, 상기 중앙처리장치(101)의 동작 모드에 따라 데이터 버퍼 및 어드레스 버퍼의 동작 상태를 제어하는 버퍼 제어부(102)와, 상기 버퍼 제어부(102)의 제어에 따라 인에이블 되어 데이터를 버퍼링하여 자신 및 상대측 디램에 해당 데이터를 전달해주는 제1 및 제2 데이터 버퍼(103)(104)와, 상기 스탠바이 동작 모드시 상대측 보드로부터 전송된 데이터를 버퍼링하여 자신의 디램에 전달해주는 제3데이터 버퍼(105)와, 상기 중앙처리장치(101)에서 얻어지는 어드레스를 버퍼링하는 제1 및 제2 어드레스 버퍼(106)(107)와, 상기 제1어드레스 버퍼(106)에서 얻어지는 어드레스를 상대측 보드로 전달해주기 위한 제3어드레스 버퍼(108)와, 상기 제2어드레스 버퍼(107)에서 얻어지는 어드레스에 해당하는 번지에 상기 제2데이터 버퍼(104)에서 얻어지는 데이터를 기록하며, 스탠바이 모드시 상기 제3데이터 버퍼(105)에서 얻어지는 상대방 데이터를 기록하는 디램(109)과, 상기 중앙처리장치(101)와 연결되며 스탠바이 상태를 유지하기 위한 모든 데이터를 기록하는 에스램(110)으로 구성된 제1프로세서 보드(100)와;

   상기 액티브 동작 모드 또는 스탠바이 동작 모드에 따라 보드 전체 동작을 제어하는 중앙처리장치(201)와, 상기 중앙처리장치(201)의 동작 모드에 따라 데이터 버퍼 및 어드레스 버퍼의 동작 상태를 제어하는 버퍼 제어부(202)와, 상기 버퍼 제어부(202)의 제어에 따라 인에이블 되어 데이터를 버퍼링하여 자신 및 상대측 디램에 전달해주는 제1 및 제2 데이터 버퍼(203)(204)와, 상기 스탠바이 동작 모드시 상대측 보드로부터 전송된 데이터를 버퍼링하여 자신의 디램에 전달해주는 제3데이터 버퍼(205)와, 상기 중앙처리장치(201)에서 얻어지는 어드레스를 버퍼링하는 제1 및 제2 어드레스 버퍼(206)(207)와, 상기 제1어드레스 버퍼(206)에서 얻어지는 어드레스를 상대측 보드로 전달해주기 위한 제3어드레스 버퍼(208)와, 상기 제2어드레스 버퍼(207)에서 얻어지는 어드레스에 해당하는 번지에 상기 제2데이터 버퍼(204)에서 얻어지는 데이터를 기록하며, 스탠바이 모드시 상대측에서 전송된 어드레스의 위치에 상기 제3데이터 버퍼(205)에서 얻어지는 상대측 데이터를 기록하는 디램(209)과, 상기 중앙처리장치(201)와 연결되며 스탠바이 상태를 유지하기 위한 모든 데이터를 기록하는 에스램(210)으로 제2프로세서 보드(200)로 구현된 것을 특징으로 하는 통신 시스템의 프로세서 이중화장치.
2. 제1항에 있어서, 상기 제1프로세서 보드(100)내의 제1 내지 제3 데이터 버퍼(103 ~ 105)는 양방향 액세스가 가능한 양방향 버퍼이고, 상기 제1 내지 제3 어드레스 버퍼(106 ~ 108)는 단방향 액세스만 가능한 단방향 버퍼이며, 상기 제2프로세서 보드(200)내의 제1 내지 제3 데이터 버퍼(203 ~ 205)는 양방향 액세스가 가능한 양방향 버퍼이고, 상기 제1 내지 제3 어드레스 버퍼(106 ~ 108)는 단방향 액세스만 가능한 단방향 버퍼인 것을 특징으로 하는 통신 시스템의 프로세서 이중화 장치.