KR100377931B1 - 이중화 시스템의 제어장치 및 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
이중화 구조를 갖는 제어장치
2. 발명이 해결하려고 하는 기술적 과제
이중화 구조의 제어장치에서 절체시 메세지의 손실을 제거하여 안정되게 동작을 수행할 수 있도록 메세지를 관리한다.
3. 발명의 해결 방법의 요지
동작모듈과 대기모듈로 구성되는 이중화 구조의 제어장치가, 해당 모듈의 동작을 제어하는 주프로세서 및 부프로세서와, 주프로세서의 제어하에 억세스되는 주메모리와, 주프로세서 및 부프로세서에 의해 제어되는 IPC메모리와, IPC메모리와 IPC버스 사이에 연결되는 IPC송수신부와, 주메모리 및 IPC메모리와 이중화버스 사이에 연결되는 이중화제어부로 구성되어, 주메모리와 IPC메모리가 주프로세서에 의해 듀얼억세스되며, 부프로세서 및 IPC송수신부가 IPC메모리를 듀얼억세스한다.
4. 발명의 중요한 용도
이중화 구조를 갖는 제어장치에서 동작모듈이 대기모듈에 메세지를 안정되게 전달하므로서, 절체 동작을 안정화시킨다.
Description
본 발명은 이중화 시스템의 제어 장치 및 방법에 관한 것으로, 특히 장애시 이중화 구조의 제어부가 데이타 손실없이 안정되게 절체할 수 있는 장치 및 방법에 관한 것이다.
일반적으로 교환시스템과 같이 분산제어 구조를 갖는 시스템에서는 신뢰성을 확보하기 위하여 각 서브 시스템의 제어부가 이중화된 구조를 갖는다. 상기와 같이 이중화된 제어부의 구조는 제1도와 같은 구성을 갖는다. 상기 제1도를 참조하면, 제어부10과 20은 각각 동작모듈(active module)과 대기모듈(standby module)로 동작된다. 여기서는 상기 10이 동작모듈의 제어부이고 20이 대기모듈의 제어부라고 가정한다. 따라서 정상상태의 동작시, 상기 동작모듈10은 해당 서브시스템의 모든기능을 수행하며, 동작모듈10에 장애가 발생되면 대기모듈20이 제어권을 인수하여 해당 서브시스템의 서비스 장애를 방지한다.
상기 각 모듈10과 20은 교환기의 기능을 수행하는 주프로세서111과, 분산 구조하에서 여러 제어부 간의 IPC(Inter Processor Communication)을 위한 부프로세서114로 구성된다. 또한 이중화를 위해 동작모듈10의 주프로세서111에 의한 주메모리 쓰기 동작은 대기모듈20의 동일한 주소에 동일한 데이타가 씌여진다(dual write). 상기와 같은 듀얼 라이트 방법은 소프트웨어의 개입없이 하드웨어 로직만으로 이루어지며, 듀얼 라이트에 의해 동작모듈10과 대기모듈20은 항상 동일한 내용을 주메모리112에 저장하게 되며, 이에따라 동작모듈10의 장애시 대기모듈20이 모든 기능을 중단없이 수행할 수 있다. 상기 IPC를 위하여 주프로세서111과 부프로세서114 간의 통신을 위한 공유메모리113와 IPC 형태의 메세지 저장을 위한 IPC메모리115, 직렬 버스인 IPC 버스에 메세지를 송/수신하기 위한 변환에 필요한 IPC송수신부116로 구성된다.
그러나 상기와 같은 구성을 갖는 이중화 장치는 주프로세서111의 이중화에 그치고 있으며, 이런 경우 동작모듈10에서 대기모듈20에 제어권을 이관하는 절체시 부프로세서114에서 IPC 손실이 발생된다. 즉, 종래의 이중화장치에서는 주프로세서111 만이 이중화되므로 인해, 절체시 주프로세서111의 기능상의 손실은 방지할 수 있지만, 부프로세서114에 의한 IPC수행시 IPC메모리115나 공유메모리113에 저장되어 있는 IPC 메세지들이 손실되는 문제점이 야기된다. 그러므로 이와같은 종래의 문제점을 해소하기 위하여 소프트웨어에 의해 IPC 메세지를 손실을 최소화시키도록 제어하지만, 이를 위한 부하가 커져 시스템의 성능이 저하되는 문제점이 있었다.
따라서 본 발명의 목적은 이중화 구조를 갖는 장치에서 매모리들을 이중화 대상으로 IPC메세지를 관리하므로서 IPC메세지의 손실없이 절체할 수 있는 장치 및 방법을 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위하여 동작모듈과 대기모듈로 구성되는 이중화 구조의 제어장치가, 해당 모듈의 동작을 제어하는 주프로세서 및 부프로세서와, 상기 주프로세서의 제어하에 억세스되는 주메모리와, 상기 주프로세서 및 부프로세서에 의해 제어되는 IPC메모리와, 상기 IPC메모리와 IPC버스 사이에 연결되는 IPC송수신부와, 상기 주메모리 및 IPC메모리와 이중화버스 사이에 연결되는 이중화제어부로 구성되어, 상기 주메모리와 IPC메모리가 상기 주프로세서에 의해 듀얼 억세스되며, 상기 부프로세서 및 IPC송수신부가 상기 IPC메모리를 듀얼억세스하도록 구성된 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제2도는 본 발명에 따른 이중화 장치의 제어부 구성을 도시하는 도면이다. 상기 제2도를 참조하면, 주프로세서211은 해당 모듈의 전반적인 동작을 제어한다. 이중화제어부217은 이중화버스와 연결된다. IPC송수신부 216은 다른 모듈의 IPC버스와 연결된다. 주메모리212는 상기 주프로세서 211 및 이중화제어부217에 연결되어 프로그램 수행중에 발생되는 데이타를 저장한다. IPC메모리215는 주프로세서211, 부프로세서213, 이중화제어부217, IPC송수신부216과 연결되며, 해당하는 모듈에서 처리되는 IPC 메세지를 저장하는 기능을 수행한다. 부프로세서213은 IPC메모리215 및 로컬메모리214를 제어한다.
상기 제2도를 참조하면, 상기 주프로세서211은 주메모리212와 IPC메모리215를 제어하여 듀얼 라이트(dual write) 기능을 수행한다. 상기 IPC 메모리215는 또한 상기 부프로세서213 및 IPC송수신부116에 의해 제어되어 듀얼 라이트 기능이 수행된다. 상기와 같이 듀얼 라이트 빈도가 늘어나면, 듀얼 라이트 동작시 대기 시간이 늘어나서 결과적으로 전체적인 성능을 저하시킬 수 있다. 이런 문제점을 해소하기 위하여 이중화제어부217을 구비하여 효율적으로 중재한다. 상기 부프로세서213은 메모리 영역 중이중화할 필요가 없는 부분을 로컬메모리(local memory)에 분리 저장하며, 이로인해 이중화제어부217의 부하가 감소된다.
제3도는 제2도에서 이중화제어부217의 구성을 도시하는 도면으로서, 피포311은 상기 주프로세서111과 인터페이스하기 위한 MFIFO와 부프로세서114와 인터페이스하기 위한 IFIFO로 구성되며, 듀얼 라이트시 라이트할 메모리의 어드레스 및 데이타를 저장한다. 피포제어기312는 상기 피포311의 상태를 감시하여 상기 주프로세서211에 통보하며, 상기 피포311의 포인터를 제어하여 라이트 및 리드 동작을 제어한다. 이중화버스제어기313은 상기 피포제어기312의 요구에 의해 이중화 버스로 듀얼 라이트 어드레스 및 데이타를 전송하며, 상대 모듈에서 응답시 듀얼 라이트 완료로 감지하여 다음 동작을 수행한다. 이중화버스인터페이스부314는 상기 피포311과 이중화버스 사이에 연결되어 이중화 정보를 상대 모듈과 인터페이스하는 기능을 수행한다.
상기 제3도를 참조하면, 모든 듀얼 라이트 어드레스와 데이타는 이중화제어부217의 피포(FIFO:First In First Out)311에 저장된다. 상기 피포311은 주프로세서211에 의해 어드레스 및 데이타가 억세스되는 MFIFO와 부프로세서211에 의해 어드레스 및 데이타가 억세스되는 IFIFO로 이루어지며, 크기는 512K*72bit가 된다. 상기 주프로세서211 및 부프로세서213은 상기 피포311에서 응답을 받으므로서 빠른 시간에 듀얼 라이트를 종료할 수 있으며, 상기 주프로세서211 및 부프로세서213에 대해 피포311를 분리하므로써 이중화 버스 중재에 따른 프로세서의 대기시간을 제거할 수 있다.
상기 피포제어기312는 상기 피포311의 상태(empty 또는 full)를 감시하며, 이상 상태 발생시 상기 주프로세서211에 통보한다. 또한 상기 피포제어기312는 피포311의 포인터(pointer)를 관리하여 피포311의 정보를 이중화버스로 전송한다. 상기 이중화버스로 데이타를 전송하는 경우, 상기 피포제어기312는 이중화버스제어기313과 요구/응답(request/acknowledge)의 핸드세이킹(handshaking)에 의해 통신을 수행하며, 응답시 전송을 개시한다.
상기 이중화제어기313은 상기 피포제어기312에서 요구시 이중화버스에 듀얼 라이트 어드레스 및 데이타를 전송하며, 대기모듈에서 응답신호 수신시 듀얼 라이트 동작의 완료로 간주하여 피포제어기312에 응답신호를 출력한다. 그러면 다음의 듀얼 라이트 동작을 수행된다. 이때 상기 이중화버스제어기313은 타이머를 이용하여 설정된 시간 내에 대기모듈로 부터 응답신호가 수신되지 않을 시 이중화 버스의 장애로 판단하며, 이때의 상황을 주프로세서211에 통보한다.
상술한 바와 같이 교환기의 주메모리 외에 IPC를 위한 메모리도 이중화하므로써, 동작모듈의 장애시 대기모듈에 수행중인 서비스를 손실없이 절체할 수 있으며, 이로인해 시스템의 신뢰성을 향상시 킬 수 있다. 또한 IPC 이중화를 위해 소프트웨어적으로 처리하던 기능들을 하드웨어로 처리할 수 있어 소프트웨어의 부담을 감소시킬 수 있는 이점이 있다.
제1도는 종래의 이중화 장치로 구성된 제어부의 구성을 도시하는 도면
제2도는 본 발명에 따라 이중화장치로 구성된 제어부의 구성을 도시하는 도면
제3도는 제2도에서 이중화제어부의 구성을 도시하는 도면
Claims (2)
- 동작모듈과 대기모듈로 구성되는 이중화 구조의 제어장치에 있어서,해당 모듈의 동작을 제어하는 주프로세서 및 부프로세서와,상기 주프로세서의 제어하에 억세스되는 주메모리와,상기 주프로세서 및 부프로세서에 의해 제어되는 IPC메모리와,상기 IPC메모리와 IPC버스 사이에 연결되는 IPC송수신부와,상기 주메모리 및 IPC메모리와 이중화버스 사이에 연결되는 이중화제어부로 구성되어,상기 주메모리와 IPC메모리가 상기 주프로세서에 의해 듀얼 억세스되며, 상기 부프로세서 및 IPC송수신부가 상기 IPC메모리를 듀얼억세스하도록 구성된 것을 특징으로 하는 이중화 구조의 제어장치.
- 제1항에 있어서, 상기 이중화제어부가,상기 주프로세서 및 부프로세서에서 출력되는 어드레스 및 데이타를 각각 저장하는 메모리와,상기 메모리의 상태 및 포인터를 제어하는 제어기와상기 메모리와 이중화버스 사이에 연결되어 상기 메모리의 정보를 상기 이중화버스로 출력하는 인터페이스부와,상기 피포제어기의 출력에 의해 상기 인터페이스부를 제어하여 어드레스 및데이타의 출력을 제어하는 이중화버스제어기로 구성된 것을 특징으로 하는 이중화 구조의 제어장치.
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