JPH06245238A - 二重化装置切替回路 - Google Patents
二重化装置切替回路Info
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- JPH06245238A JPH06245238A JP2520693A JP2520693A JPH06245238A JP H06245238 A JPH06245238 A JP H06245238A JP 2520693 A JP2520693 A JP 2520693A JP 2520693 A JP2520693 A JP 2520693A JP H06245238 A JPH06245238 A JP H06245238A
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Abstract
(57)【要約】
【目的】 書込みを同時に行い、かつ各系の障害状態を
監視する機構を設けることにより、両系でのメモリ内容
の同時性を保証するようにする。 【構成】 プロセッサ１0，メモリ２0，入出力装置３
0 ，バスモニタ／バスアクセス回路１０0及び障害検出
回路５0で０系を構成し、プロセッサ１1，メモリ２1，
入出力装置３1 ，バスモニタ／バスアクセス回路１０1
及び障害検出回路５1で１系を構成する。そして、各プ
ロセッサ１0及び１1の内現用系になった方が各バスモニ
タ／バスアクセス回路１０0及びバスモニタ／バスアク
セス回路１０1を経由して、他系の障害検出回路５0及び
５1の障害状態を見て相手系が正常であれば、二重書込
みを行い、障害状態であれば、二重書込みを行わずに、
障害情報を通知するように構成する。
監視する機構を設けることにより、両系でのメモリ内容
の同時性を保証するようにする。 【構成】 プロセッサ１0，メモリ２0，入出力装置３
0 ，バスモニタ／バスアクセス回路１０0及び障害検出
回路５0で０系を構成し、プロセッサ１1，メモリ２1，
入出力装置３1 ，バスモニタ／バスアクセス回路１０1
及び障害検出回路５1で１系を構成する。そして、各プ
ロセッサ１0及び１1の内現用系になった方が各バスモニ
タ／バスアクセス回路１０0及びバスモニタ／バスアク
セス回路１０1を経由して、他系の障害検出回路５0及び
５1の障害状態を見て相手系が正常であれば、二重書込
みを行い、障害状態であれば、二重書込みを行わずに、
障害情報を通知するように構成する。
Description
【０００１】
【産業上の利用分野】本発明はプロセッサ，メモリ，入
出力装置及びバスを二重化して使用する二重化装置に関
し、特に電子交換機等を二重化したシステムの切り替え
制御を行う二重化切替回路に関するものである。
出力装置及びバスを二重化して使用する二重化装置に関
し、特に電子交換機等を二重化したシステムの切り替え
制御を行う二重化切替回路に関するものである。
【０００２】
【従来の技術】従来、この種の装置としては、例えば特
開昭62-10959号公報に示されたものがあり、その基本構
成を図４に示して説明する。図４において、１0 は０系
のプロセッサ、２0は０系のメモリ、３0は０系の入出力
装置、４0は０系のバス、５0は０系のバスモニタ／バス
アクセス回路であり、１1は１系のプロセッサ、２1は１
系のメモリ、３1 は１系の入出力装置、４1は１系のバ
ス、５1は１系のバスモニタ／バスアクセス回路であ
る。
開昭62-10959号公報に示されたものがあり、その基本構
成を図４に示して説明する。図４において、１0 は０系
のプロセッサ、２0は０系のメモリ、３0は０系の入出力
装置、４0は０系のバス、５0は０系のバスモニタ／バス
アクセス回路であり、１1は１系のプロセッサ、２1は１
系のメモリ、３1 は１系の入出力装置、４1は１系のバ
ス、５1は１系のバスモニタ／バスアクセス回路であ
る。
【０００３】ここで、例えば０系が現用系、１系が予備
系として動作している場合を考える。この場合、０系の
バスモニタ／バスアクセス回路５0は、０系のバス４0を
モニタして、０系のメモリ２0 に対する書込みデータを
１系のバスモニタ／バスアクセス回路５1へ転送し、１
系のバスモニタ／バスアクセス回路５1は、前記転送デ
ータを１系のバス４1に転送して１系のメモリ２1へ書込
むことによって、両系で同一の書込み内容が実現してい
る。逆に、１系が現用系、０系が予備系として動作して
いる場合には、１系のバスモニタ／バスアクセス回路５
1 および０系のバスモニタ／バスアクセス回路５0 が上
記と逆の動作をすることによって実現される。
系として動作している場合を考える。この場合、０系の
バスモニタ／バスアクセス回路５0は、０系のバス４0を
モニタして、０系のメモリ２0 に対する書込みデータを
１系のバスモニタ／バスアクセス回路５1へ転送し、１
系のバスモニタ／バスアクセス回路５1は、前記転送デ
ータを１系のバス４1に転送して１系のメモリ２1へ書込
むことによって、両系で同一の書込み内容が実現してい
る。逆に、１系が現用系、０系が予備系として動作して
いる場合には、１系のバスモニタ／バスアクセス回路５
1 および０系のバスモニタ／バスアクセス回路５0 が上
記と逆の動作をすることによって実現される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
二重化切替方式では上述のように構成されているので、
現用系のバスの書込みをモニタし、予備系へのメモリの
コピーがバスモニタ／バスアクセス回路を経由すること
によって行われるため、予備系の障害中などは両系の同
期性を保つことが難しいという欠点があった。
二重化切替方式では上述のように構成されているので、
現用系のバスの書込みをモニタし、予備系へのメモリの
コピーがバスモニタ／バスアクセス回路を経由すること
によって行われるため、予備系の障害中などは両系の同
期性を保つことが難しいという欠点があった。
【０００５】本発明は以上の点に鑑み、上記のような課
題を解消するためになされたものであり、その目的は、
各系のメモリに対する書込みを同時に行い、かつ各系の
障害状態を監視する機構を設けることにより、両系での
メモリ内容の同時性を保証するようにした二重化装置切
替回路を提供することにある。
題を解消するためになされたものであり、その目的は、
各系のメモリに対する書込みを同時に行い、かつ各系の
障害状態を監視する機構を設けることにより、両系での
メモリ内容の同時性を保証するようにした二重化装置切
替回路を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る二重化装置切替回路は、現用系からの
メモリの書込みを同時に行う手段とともに、予備系の内
部障害を監視する手段とを設けたことを特徴とする。す
なわち、本発明は、プロセッサ，メモリ，入出力装置及
びバスを二重化して構成する二重化装置において、各系
毎にバスモニタ／バスアクセス回路を前記バスに接続し
て設けるとともに、各系毎にバスモニタ／バスアクセス
回路に接続して障害を監視するための障害検出回路を設
け、各系間でバスモニタ／バスアクセス回路を接続しか
つ障害検出回路も接続することにより、それらバスモニ
タ／バスアクセス回路を通してのみ前記メモリに書込み
を行うようにし、予備系の障害時以外は各メモリに対す
る現用系からの二重書込みを行い、この予備系の障害時
には現用系からの二重書込みを行わず、現用系のプロセ
ッサへ障害を通知するようにしたものである。
め、本発明に係る二重化装置切替回路は、現用系からの
メモリの書込みを同時に行う手段とともに、予備系の内
部障害を監視する手段とを設けたことを特徴とする。す
なわち、本発明は、プロセッサ，メモリ，入出力装置及
びバスを二重化して構成する二重化装置において、各系
毎にバスモニタ／バスアクセス回路を前記バスに接続し
て設けるとともに、各系毎にバスモニタ／バスアクセス
回路に接続して障害を監視するための障害検出回路を設
け、各系間でバスモニタ／バスアクセス回路を接続しか
つ障害検出回路も接続することにより、それらバスモニ
タ／バスアクセス回路を通してのみ前記メモリに書込み
を行うようにし、予備系の障害時以外は各メモリに対す
る現用系からの二重書込みを行い、この予備系の障害時
には現用系からの二重書込みを行わず、現用系のプロセ
ッサへ障害を通知するようにしたものである。
【０００７】
【作用】本発明においては、両系にバスモニタ／バスア
クセス回路と障害検出回路を設けることにより、現用系
のメモリへ書込む際に同時に書込みを行い、かつ予備系
の障害状態をモニタしているために、両系ともに正常な
時には双方のメモリ内容の同時性が保たれる。そのた
め、現用系の障害時の系切替におけるデータの引継ぎが
短くなるとともに、予備系の障害時においては二重書込
みが禁止されることにより、現用系の不要なハングアッ
プが防げる。
クセス回路と障害検出回路を設けることにより、現用系
のメモリへ書込む際に同時に書込みを行い、かつ予備系
の障害状態をモニタしているために、両系ともに正常な
時には双方のメモリ内容の同時性が保たれる。そのた
め、現用系の障害時の系切替におけるデータの引継ぎが
短くなるとともに、予備系の障害時においては二重書込
みが禁止されることにより、現用系の不要なハングアッ
プが防げる。
【０００８】
【実施例】実施例１ 図１は本発明の一実施例による二重化装置を示す基本的
なブロック図である。同図において、１0〜５0及び１1
〜５1は図４に示す上記従来装置と同一または相当のも
のであり、６0 及び６1 は各々上記装置におけるバスモ
ニタ／バスアクセス回路５0および５1に入力するための
障害検出回路である。また、各メモリ２0及び２1 のア
クセスにはバスモニタ／バスアクセス回路５0及び５1を
必ず経由してアクセスする構成をとっている。
なブロック図である。同図において、１0〜５0及び１1
〜５1は図４に示す上記従来装置と同一または相当のも
のであり、６0 及び６1 は各々上記装置におけるバスモ
ニタ／バスアクセス回路５0および５1に入力するための
障害検出回路である。また、各メモリ２0及び２1 のア
クセスにはバスモニタ／バスアクセス回路５0及び５1を
必ず経由してアクセスする構成をとっている。
【０００９】すなわち本実施例は、図１に示すように、
プロセッサ１0 ，メモリ２0 ，入出力装置３0，バス
４0，バスモニタ／バスアクセス回路５0及び障害検出回
路６0から０系を構成し、プロセッサ１1，メモリ２1，
入出力装置３1，バス４1，バスモニタ／バスアクセス回
路５1及び障害検出回路６1から１系を構成する。そし
て、各プロセッサ１0及び１1のうち現用系になった方が
各バスモニタ／バスアクセス回路５0及び５1を経由し
て、他系の障害検出回路６0及び６1の障害状態を見て相
手系が正常であれば、両系のメモリ２0，２1に対する二
重書込みを行い、障害状態であれば、二重書込みを行わ
ずに、障害情報をプロセッサへ通知するものとなってい
る。
プロセッサ１0 ，メモリ２0 ，入出力装置３0，バス
４0，バスモニタ／バスアクセス回路５0及び障害検出回
路６0から０系を構成し、プロセッサ１1，メモリ２1，
入出力装置３1，バス４1，バスモニタ／バスアクセス回
路５1及び障害検出回路６1から１系を構成する。そし
て、各プロセッサ１0及び１1のうち現用系になった方が
各バスモニタ／バスアクセス回路５0及び５1を経由し
て、他系の障害検出回路６0及び６1の障害状態を見て相
手系が正常であれば、両系のメモリ２0，２1に対する二
重書込みを行い、障害状態であれば、二重書込みを行わ
ずに、障害情報をプロセッサへ通知するものとなってい
る。
【００１０】次に動作について説明する。本実施例のよ
うに構成された二重化装置においても、０系が現用系、
１系が予備系として動作している場合を考える。この場
合、０系のバスモニタ／バスアクセス回路５0は０系の
バス４0をモニタして、０系のメモリ２0に対する書込み
データを見つけると、０系のメモリ２0にそのデータを
書込むと同時に、１系の障害検出回路６1 から０系の障
害検出回路６0 を通して１系の正常状態を確認し、１系
のバスモニタ／バスアクセス回路５1 を経由して１系の
メモリ２1 へ書込む。これにより、両系が正常時に各メ
モリ２0，２1への二重書込みを行う。
うに構成された二重化装置においても、０系が現用系、
１系が予備系として動作している場合を考える。この場
合、０系のバスモニタ／バスアクセス回路５0は０系の
バス４0をモニタして、０系のメモリ２0に対する書込み
データを見つけると、０系のメモリ２0にそのデータを
書込むと同時に、１系の障害検出回路６1 から０系の障
害検出回路６0 を通して１系の正常状態を確認し、１系
のバスモニタ／バスアクセス回路５1 を経由して１系の
メモリ２1 へ書込む。これにより、両系が正常時に各メ
モリ２0，２1への二重書込みを行う。
【００１１】この時、１系が障害状態にあることを、１
系の障害検出回路６1 から０系の障害検出回路６0を通
して知ると、０系のバスモニタ／バスアクセス回路５0
は自己のメモリ２0への書込みを行うが、１系のバスモ
ニタ／バスアクセス回路５1にデータを転送せずに、両
系書込みが成功しなかったことを、プロセッサ１0 に通
知する。逆に、１系が現用系、０系が予備系として動作
している場合には、１系のバスモニタ／バスアクセス回
路５1 および０系のバスモニタ／バスアクセス回路５0
が上記と逆の動作をすることによって実現される。
系の障害検出回路６1 から０系の障害検出回路６0を通
して知ると、０系のバスモニタ／バスアクセス回路５0
は自己のメモリ２0への書込みを行うが、１系のバスモ
ニタ／バスアクセス回路５1にデータを転送せずに、両
系書込みが成功しなかったことを、プロセッサ１0 に通
知する。逆に、１系が現用系、０系が予備系として動作
している場合には、１系のバスモニタ／バスアクセス回
路５1 および０系のバスモニタ／バスアクセス回路５0
が上記と逆の動作をすることによって実現される。
【００１２】このように本実施例の二重化装置切替回路
によると、各系毎にバスモニタ／バスアクセス回路
５0，５1と障害検出回路６0，６1を設け、両系書込みの
必要な場合に現用系から予備系に対して障害検出の有無
を確認してから、各メモリ２0 ，２1 にバスモニタ／バ
スアクセス回路５0，５1経由で両系書込みを行うことに
より、予備系障害状態における不用意な書込みを防ぐと
ともに、予備系の障害に基づく現用系への悪影響を最低
限にすることができる。
によると、各系毎にバスモニタ／バスアクセス回路
５0，５1と障害検出回路６0，６1を設け、両系書込みの
必要な場合に現用系から予備系に対して障害検出の有無
を確認してから、各メモリ２0 ，２1 にバスモニタ／バ
スアクセス回路５0，５1経由で両系書込みを行うことに
より、予備系障害状態における不用意な書込みを防ぐと
ともに、予備系の障害に基づく現用系への悪影響を最低
限にすることができる。
【００１３】実施例２ 図２は本発明の別の実施例を示すブロック図である。こ
の実施例において図１のものと異なるのは、メモリ２0
及び２1の代わりに、図２に示すように各系毎に２ポー
トメモリ８0及び８1を用いて構成したことである。な
お、図中同一符号のものは同一または相当のものを示し
ている。
の実施例において図１のものと異なるのは、メモリ２0
及び２1の代わりに、図２に示すように各系毎に２ポー
トメモリ８0及び８1を用いて構成したことである。な
お、図中同一符号のものは同一または相当のものを示し
ている。
【００１４】本実施例のように構成された二重化装置に
おいても、０系が現用系、１系が予備系として動作して
いる場合を考える。この場合、０系のバスモニタ／バス
アクセス回路５0は０系のバス４0をモニタして、０系の
２ポートメモリ８0 に対する書込みデータを見つける
と、１系の障害検出回路６1 から０系の障害検出回路６
0 を通して１系が正常状態であることを確認した後、１
系の２ポートメモリ８1に対して出力ドライバ（図示せ
ず）を開けて、２ポートメモリ８1 にデータを転送し書
込む。
おいても、０系が現用系、１系が予備系として動作して
いる場合を考える。この場合、０系のバスモニタ／バス
アクセス回路５0は０系のバス４0をモニタして、０系の
２ポートメモリ８0 に対する書込みデータを見つける
と、１系の障害検出回路６1 から０系の障害検出回路６
0 を通して１系が正常状態であることを確認した後、１
系の２ポートメモリ８1に対して出力ドライバ（図示せ
ず）を開けて、２ポートメモリ８1 にデータを転送し書
込む。
【００１５】この時同時に、１系のバスモニタ／バスア
クセス回路５1 は１系の２ポートメモリ８1への書込み
が完了すると、０系のバスモニタ／バスアクセス回路５
0にその旨を通知し、０系のバスモニタ／バスアクセス
回路５0では、０系のバス４0における０系の２ポートメ
モリ８0 への書込みが終了したことを、０系のプロセッ
サ１0に通知しバスサイクルが終結する。
クセス回路５1 は１系の２ポートメモリ８1への書込み
が完了すると、０系のバスモニタ／バスアクセス回路５
0にその旨を通知し、０系のバスモニタ／バスアクセス
回路５0では、０系のバス４0における０系の２ポートメ
モリ８0 への書込みが終了したことを、０系のプロセッ
サ１0に通知しバスサイクルが終結する。
【００１６】すなわち、０系の２ポートメモリ８0と１
系の２ポートメモリ８1への書込みが終了したことをも
って、１回の２ポートメモリへの書込みが終了したこと
になる。もしこの時、１系が障害状態にあることを、１
系の障害検出回路６1 から０系の障害検出回路６0を通
して知ると、０系のバスモニタ／バスアクセス回路５0
は１系の２ポートメモリ８1 に対しデータを出力せず
に、そのバスサイクルを終結し、両系が書込みが成功し
なかったことを０系のプロセッサ１0に通知する。逆
に、１系が現用系、０系が予備系として動作している場
合には、１系のバスモニタ／バスアクセス回路５1およ
び０系のバスモニタ／バスアクセス回路５0が上記と逆
の動作をすることによって実現される。
系の２ポートメモリ８1への書込みが終了したことをも
って、１回の２ポートメモリへの書込みが終了したこと
になる。もしこの時、１系が障害状態にあることを、１
系の障害検出回路６1 から０系の障害検出回路６0を通
して知ると、０系のバスモニタ／バスアクセス回路５0
は１系の２ポートメモリ８1 に対しデータを出力せず
に、そのバスサイクルを終結し、両系が書込みが成功し
なかったことを０系のプロセッサ１0に通知する。逆
に、１系が現用系、０系が予備系として動作している場
合には、１系のバスモニタ／バスアクセス回路５1およ
び０系のバスモニタ／バスアクセス回路５0が上記と逆
の動作をすることによって実現される。
【００１７】このように本実施例によると、各系毎にバ
スモニタ／バスアクセス回路５0 ，５1と障害検出回路
６0 ，６1を設け、かつ２ポートメモリ８0，８1をそれ
ぞれ設け、両系書込みの必要な場合に現用系から予備系
に対して障害検出の有無を確認してから、両系の２ポー
トメモリ８0，８1への書込みを行うことにより、上記実
施例１と同様に予備系障害状態における不用意な書込み
を防ぐとともに、予備系が正常状態においても現用系で
の書込み時間を高速化でき、しかも予備系の障害に基づ
く現用系での書込み時間への影響を最小にすることがで
きる。
スモニタ／バスアクセス回路５0 ，５1と障害検出回路
６0 ，６1を設け、かつ２ポートメモリ８0，８1をそれ
ぞれ設け、両系書込みの必要な場合に現用系から予備系
に対して障害検出の有無を確認してから、両系の２ポー
トメモリ８0，８1への書込みを行うことにより、上記実
施例１と同様に予備系障害状態における不用意な書込み
を防ぐとともに、予備系が正常状態においても現用系で
の書込み時間を高速化でき、しかも予備系の障害に基づ
く現用系での書込み時間への影響を最小にすることがで
きる。
【００１８】実施例３ 図３は本発明のさらに別の実施例を示すブロック図であ
る。この実施例において図１のものと異なるのは、図３
に示すように、両系のバスモニタ／バスアクセス回路５
0，５1の間に別個に共通メモリ９を設けて構成したこと
である。なお、図中同一符号のものは同一または相当の
ものを示している。
る。この実施例において図１のものと異なるのは、図３
に示すように、両系のバスモニタ／バスアクセス回路５
0，５1の間に別個に共通メモリ９を設けて構成したこと
である。なお、図中同一符号のものは同一または相当の
ものを示している。
【００１９】本実施例のように構成された二重化装置に
おいても、０系が現用系、１系が予備系として動作して
いる場合を考える。この場合、０系のバスモニタ／バス
アクセス回路５0は０系のバス４0をモニタして、０系の
メモリ２0 に対する書込みデータを見つけると、１系の
障害検出回路６1 から０系の障害検出回路６0 を通して
１系が正常状態であることを確認した後、０系のバスモ
ニタ／バスアクセス回路５0 の出力ドライバを開けて、
共通メモリ９にデータを転送し書込む。この時同時に、
０系のバスモニタ／バスアクセス回路５0 は共通メモリ
９への書込みが完了すると、０系のバス４0におけるメ
モリ２0への書込みが終了したことを、０系のプロセッ
サ１0に通知しバスサイクルが終結する。
おいても、０系が現用系、１系が予備系として動作して
いる場合を考える。この場合、０系のバスモニタ／バス
アクセス回路５0は０系のバス４0をモニタして、０系の
メモリ２0 に対する書込みデータを見つけると、１系の
障害検出回路６1 から０系の障害検出回路６0 を通して
１系が正常状態であることを確認した後、０系のバスモ
ニタ／バスアクセス回路５0 の出力ドライバを開けて、
共通メモリ９にデータを転送し書込む。この時同時に、
０系のバスモニタ／バスアクセス回路５0 は共通メモリ
９への書込みが完了すると、０系のバス４0におけるメ
モリ２0への書込みが終了したことを、０系のプロセッ
サ１0に通知しバスサイクルが終結する。
【００２０】すなわち、０系のメモリ２0 と共通メモリ
９への書込みが終了したことをもって、メモリへの書込
みが終了したことになる。もしこの時、１系が障害状態
にあることを、１系の障害検出回路６1から０系の障害
検出回路６0を通して知ると、０系のバスモニタ／バス
アクセス回路５0 は共通メモリ９に対しデータを出力せ
ずに、そのバスサイクルを終結し、両系書込みが成功し
なかったことをプロセッサ１0 に通知する。逆に、１系
が現用系、０系が予備系として動作している場合には、
１系のバスモニタ／バスアクセス回路５1および０系の
バスモニタ／バスアクセス回路５0が上記と逆の動作を
することによって実現されることは、上記実施例１，２
と同様である。
９への書込みが終了したことをもって、メモリへの書込
みが終了したことになる。もしこの時、１系が障害状態
にあることを、１系の障害検出回路６1から０系の障害
検出回路６0を通して知ると、０系のバスモニタ／バス
アクセス回路５0 は共通メモリ９に対しデータを出力せ
ずに、そのバスサイクルを終結し、両系書込みが成功し
なかったことをプロセッサ１0 に通知する。逆に、１系
が現用系、０系が予備系として動作している場合には、
１系のバスモニタ／バスアクセス回路５1および０系の
バスモニタ／バスアクセス回路５0が上記と逆の動作を
することによって実現されることは、上記実施例１，２
と同様である。
【００２１】このように本実施例によると、各系毎にバ
スモニタ／バスアクセス回路５0 ，５1と障害検出回路
６0 ，６1を設け、かつ両系間に共通メモリ９を設け、
両系書込みの必要な場合に現用系から予備系に対して障
害検出の有無を確認してから、両系間に設けた共通メモ
リ９に書込みを行うことにより、両系の障害情報や動作
状況がそれらの系から独立したメモリ９に書込まれるた
め、予備系の障害状態と切り離された形での動作の実現
が可能になる。
スモニタ／バスアクセス回路５0 ，５1と障害検出回路
６0 ，６1を設け、かつ両系間に共通メモリ９を設け、
両系書込みの必要な場合に現用系から予備系に対して障
害検出の有無を確認してから、両系間に設けた共通メモ
リ９に書込みを行うことにより、両系の障害情報や動作
状況がそれらの系から独立したメモリ９に書込まれるた
め、予備系の障害状態と切り離された形での動作の実現
が可能になる。
【００２２】
【発明の効果】以上のように本発明によれば、プロセ
ス，メモリ，入出力装置及びバスを二重化して用いる二
重化装置において、各系毎にバスモニタ／バスアクセス
回路と障害検出回路を設け、両系書込みの必要な場合に
現用系から予備系に対して障害検出の有無を確認してか
ら、メモリにバスモニタ／バスアクセス回路経由で両系
書込みを行うようにしたので、予備系障害状態における
不用意な書込みを防ぐとともに、予備系の障害に基づく
現用系への悪影響を最低限にすることができる。
ス，メモリ，入出力装置及びバスを二重化して用いる二
重化装置において、各系毎にバスモニタ／バスアクセス
回路と障害検出回路を設け、両系書込みの必要な場合に
現用系から予備系に対して障害検出の有無を確認してか
ら、メモリにバスモニタ／バスアクセス回路経由で両系
書込みを行うようにしたので、予備系障害状態における
不用意な書込みを防ぐとともに、予備系の障害に基づく
現用系への悪影響を最低限にすることができる。
【００２３】また、本発明の別の発明によれば、各系毎
にバスモニタ／バスアクセス回路と障害検出回路を設
け、両系書込みの必要な場合に現用系から予備系に対し
て障害検出の有無を確認してから、２ポートメモリ構成
としたメモリに両系書込みを行うようにしたので、系間
の関連を疎にすることができ、予備系障害状態における
不用意な書込みを防ぐとともに、予備系が正常状態にお
いても現用系での書込み時間を高速化でき、かつ予備系
の障害に基づく現用系での書込み時間への影響を最小に
することができる。
にバスモニタ／バスアクセス回路と障害検出回路を設
け、両系書込みの必要な場合に現用系から予備系に対し
て障害検出の有無を確認してから、２ポートメモリ構成
としたメモリに両系書込みを行うようにしたので、系間
の関連を疎にすることができ、予備系障害状態における
不用意な書込みを防ぐとともに、予備系が正常状態にお
いても現用系での書込み時間を高速化でき、かつ予備系
の障害に基づく現用系での書込み時間への影響を最小に
することができる。
【００２４】また、本発明のさらに別の発明によれば、
各系毎にバスモニタ／バスアクセス回路と障害検出回路
を設け、両系書込みの必要な場合に現用系から予備系に
対して障害検出の有無を確認してから、系間に設けた共
通メモリに書込みを行うようにしたので、両系の障害情
報や動作状況がそれらの系から独立したメモリに書込ま
れるため、予備系の障害状態と切り離された形での動作
の実現が可能であり、二重化動作，単一系動作の切替え
も容易に可能な二重化システムが構築できるという効果
がある。
各系毎にバスモニタ／バスアクセス回路と障害検出回路
を設け、両系書込みの必要な場合に現用系から予備系に
対して障害検出の有無を確認してから、系間に設けた共
通メモリに書込みを行うようにしたので、両系の障害情
報や動作状況がそれらの系から独立したメモリに書込ま
れるため、予備系の障害状態と切り離された形での動作
の実現が可能であり、二重化動作，単一系動作の切替え
も容易に可能な二重化システムが構築できるという効果
がある。
【図１】本発明の一実施例による二重化装置を示すブロ
ック図である。
ック図である。
【図２】本発明の別の実施例による二重化装置を示すブ
ロック図である。
ロック図である。
【図３】本発明のさらに別の実施例による二重化装置を
示すブロック図である。
示すブロック図である。
【図４】従来例による二重化装置を示すブロック図であ
る。
る。
１0 ０系のプロセッサ １1 １系のプロセッサ ２0 ０系のメモリ ２1 １系のメモリ ３0 ０系の入出力装置 ３1 １系の入出力装置 ４0 ０系のバス ４1 １系のバス ５0 ０系のバスモニタ／バスアクセス回路 ５1 １系バスモニタ／バスアクセス回路 ６0 ０系の障害検出回路 ６1 １系の障害検出回路 ８0 ０系の２ポートメモリ ８1 １系の２ポートメモリ ９ 共通メモリ
Claims (3)
- 【請求項１】 プロセッサ，メモリ，入出力装置及びバ
スを二重化して構成する二重化装置において、その各系
毎にバスモニタ／バスアクセス回路を前記バスに接続し
て設けるとともに、各系毎に前記バスモニタ／バスアク
セス回路に接続して障害を監視するための障害検出回路
を設け、各系間で前記バスモニタ／バスアクセス回路を
接続しかつ前記障害検出回路も接続することにより、そ
れらバスモニタ／バスアクセス回路を通してのみ前記メ
モリに書込みを行うようにし、予備系の障害時以外は前
記各メモリに対する現用系からの二重書込みを行い、こ
の予備系の障害時には現用系からの二重書込みを行わ
ず、現用系のプロセッサへ障害を通知するようにしたこ
とを特徴とする二重化装置切替回路。 - 【請求項２】 請求項１の二重化装置切替回路におい
て、メモリの代わりに２ポートメモリを設け、予備系の
障害時以外は前記各２ポートメモリに対する現用系から
の二重書込みを行い、予備系の２ポートメモリ書込み完
了と現用系の２ポートメモリ書込み完了の双方の条件で
現用系のプロセッサの書込みサイクルを終結するように
し、予備系の障害時には現用系からの二重書込みを行わ
ず、現用系のプロセッサへ障害を通知するようにしたこ
とを特徴とする二重化装置切替回路。 - 【請求項３】 請求項１の二重化装置切替回路におい
て、両系のバスモニタ／バスアクセス回路の間に共通メ
モリを設け、予備系の障害時以外は現用系メモリと共通
メモリに対する現用系からの二重書込みを行い、共通メ
モリ書込み完了と現用系のメモリ書込み完了の双方の条
件で現用系のプロセッサの書込みサイクルを終結するよ
うにし、予備系の障害時には現用系からの二重書込みを
行わず、現用系のプロセッサへ障害を通知するようにし
たことを特徴とする二重化装置切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2520693A JPH06245238A (ja) | 1993-02-15 | 1993-02-15 | 二重化装置切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2520693A JPH06245238A (ja) | 1993-02-15 | 1993-02-15 | 二重化装置切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06245238A true JPH06245238A (ja) | 1994-09-02 |
Family
ID=12159485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2520693A Pending JPH06245238A (ja) | 1993-02-15 | 1993-02-15 | 二重化装置切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06245238A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100307718B1 (ko) * | 1997-12-31 | 2001-11-30 | 서평원 | 프로세서 이중화 장치 |
| KR100377931B1 (ko) * | 1995-12-23 | 2003-06-19 | 삼성전자주식회사 | 이중화 시스템의 제어장치 및 방법 |
-
1993
- 1993-02-15 JP JP2520693A patent/JPH06245238A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100377931B1 (ko) * | 1995-12-23 | 2003-06-19 | 삼성전자주식회사 | 이중화 시스템의 제어장치 및 방법 |
| KR100307718B1 (ko) * | 1997-12-31 | 2001-11-30 | 서평원 | 프로세서 이중화 장치 |
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