JPS63132358A - 多重化メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術　（第５図） 発明が解決しようとする問題点 問題点を解決するための手段　（第１図）作用 実施例　（第２図〜第４図） 発明の効果 〔概要〕 計算機システムの共通バス上に複数個のメモリ・モジュ
ールを冗長的に設け、ライト時には全モジュールに同じ
データを書込み、リード時には、障害発生のないメモリ
・モジュールのうちプロセッサに最も近く接続されたメ
モリ・モジュールにアクセスする機構と、同じリード時
に障害によって正しいデータを失ったメモリ・モジュー
ルに対して正しいデータを再度書込む機構とを設け、計
算機システムのメモリ装置を高信頼化すること。

〔産業上の利用分野〕

この発明は計算機システムのメモリ装置に係り、特に、
複数個のメモリ・モジュールを設けて冗長度をもたせた
高信頼性の計算機の多重化メモリ装置に関する。

メモリは、プログラム、データを格納するもので、障害
、例えば素子不良、電波障害、宇宙線によるデータの反
転等による情報の損失は、非常に重要な問題である。特
に、半導体メモリの場合、その特質としてα線によるソ
フトエラー等の一時的な障害によるデータの損失がある
。この場合は、再度書込むことによって、メモリを再使
用することが可能となる。

従って、メモリを冗長に使用することによって、仮に一
部のデータが失われても、他のメモリで代替可能で、デ
ータが失われたメモリの復旧（メモリへの再書込みにょ
ろりカバ）が自動的（プロセッサの抑制でなく）に行わ
れるようにすれば、システムの信頼性を飛躍的に向上さ
せることができるので、このようなシステムが要請され
ている。

〔従来の技術〕

メモリ・モジュールを複数個設けた、多重化メモリシス
テムとしては、第５図に示すような構成がある。

第５図（Ａ）は、ＣＰＵ５０に対して、メモリ・コント
ロール・ユニット（ＭＣＵ）５３を介してメモリ５１．
５２を並列に接続したパラレル接続方式であり、この場
合には、すべてのメモリにリードアクセスし、応答した
ものの１つから１つをＭＣＵ３３によって選べば良い。

第５図（Ｂ’）は、タンデム接続方式の例であり、ＣＰ
Ｕ５０はメモリ５１．５２．５３に対し、順次アクセス
する。そして、メモリ５１が障害発生の場合にはメモリ
５２に、さらにメモリ５２が障害発生の時には、メモリ
５３にアクセスする。

〔発明が解決しようとする問題点〕

第５図（Ａ＞に示したパラレル方式の場合、リードアク
セスの時には、格別の問題点はないが、データを失った
メモリに対して、再書込みを行おうとすると、ＭＣＵ３
３、ないし、ＣＰ　Ｕ　５０　ニよるコントロールが必
要となり、動作速度および、ハード構成上不利になると
いう問題点を有している。

第５図（Ｂ）に示したタンデム接続方式の場合、正しい
データの続出し時に障害発生、電源障害等でデータを失
ったメモリに再書込みを行えるという利点を有している
がメモリをメモリ５１がエラーであれば、５２を読みこ
れがまたエラーであればメモリ５３を読むというように
、順番に読んで行くため、障害が重なる程、アクセス速
度が低下するという問題点を有している。

その外、計算機システムの構成方式としては、コモンバ
ス方式が考えられるが、データ・リード時のバス上での
競合解決のための簡易な方法がないという問題点を有し
ている。

この発明は、このような点に鑑みてなされたものであり
、簡単な構成により、リードアクセス時のデータ読出し
モジュール選択の問題および、一時的な障害や電源障害
などでデータを失ったメモリ・モジュールへのデータ回
復の問題を解決することができる多重化メモリ装置を提
供することを目的とする。

〔問題点を解決するための手段〕

第１図は、この発明の多重化メモリ装置の原理図である
。図において、１０はプロセッサであり、メモリ・モジ
ュール１１．１２．１３を共通のバス１５により接続し
ている。各メモリ・モジュールＬＬ　１．２．１３のバ
ス１５への接続点には、バス・スイッチＳｌ、Ｓ２、Ｓ
３が接続されており、また、各メモリ・モジュール１１
．１２．１３から隣接するメモリ・モジュールに対して
応答線１６．１７．１８．１９が接続され、また両端の
メモリ・モジュール１１．１３には、ダミ一応答線２０
．２１が接続されている。応答線は、隣接するメモリ・
モジュールに対して、自分のメモリ・モジュールに障害
があるか否かを知らせるものであり、各メモリ・モジュ
ールでは、隣接するメモリ・モジュールからのこの信号
を受けて、バス・スイッチＳｌ、Ｓ２、Ｓ３を選択的に
動作させ、障害の発生がないメモリ・モジュールのうち
から、プロセッサ１０に最短のメモリ・モジュールを選
んで、プロセッサ１０に接続する。メモリ・モジュール
の選択は、各メモリ・モジュール間を接続する応答線の
信号を、自己のメモリ・モジュールの故障状態を示す信
号のみとによって行われる。

〔作用〕

以上述べたとおり各メモリ・モジュールは応答線によっ
て隣接するメモリ・モジュールからの障害発生状態を受
けて、障害の発生していないメモリ・モジュールのうち
、プロセッサ１０に最短の位置にあるメモリ・モジュー
ルを接続するように、バス・スイッチＳｔ、Ｓ２、Ｓ３
を選択的に動作させるため１、メモリ・モジュールの選
択が、メモリ・モジュールによって行われることになり
、その高速化が実現できる。

また、データを失ったメモリ・モジュールの書込みも同
時に行うことができるので、メモリ装置自体の信頼性を
向上させることができる。

〔実施例〕

次に、第１図の原理図に加えて、第２図、第３図を用い
てこの発明の１実施例を説明する。

第２図は、メモリ・モジュールとバス・スイッチの状態
を示すものであり、例えば、メモリ・モジュール１２と
バス・スイッチＳ２を例に示しである。他のメモリ・モ
ジュールとバス・スイッチの関係も同様であることはい
うまでもない。

第３図は、メモリ・モジュールの詳細を示すもので、例
えば第１図の中央部のメモリ・モジュール１２を例にし
て示しである。両端部にあるメモリ・モジュール１１．
１３ば、隣接するメモリ・モジュールが一方しかないの
で、ダミー用の応答線２０．２１を設けてお（ことおよ
び、一方のみの応答線１６．１９をそれぞれ有すること
の外、基本的構成は同じである。

第２図において、１２は前述のとおりメモリ・モジュー
ルであり、メモリ・モジュールからは、バス・スイッチ
Ｓ２のオン・オフをコントロールする制御（Ｃｔβ）ラ
イン、メモリ・モジュールからバス１５ヘデータを送り
出す出力（ＯＵＴ）ライン、バス１５からのデータおよ
びアドレスをメモリ・モジュールに送る入力（Ｉｎ）ラ
インが設けられている。

メモリ・モジュールは、第３図に示すような構成を有し
ている。図において、３１はメモリであり、メモリ・エ
ラー検出回路３２を有している。

メモリ・エラー検出回路３２は例えば、パリティ−チェ
ック回路等により構成されている。メモリ・モジュール
は、その外、調停回路３３、データ・ラッチ３４、アド
レス・ラッチ３５を有し、さらに隣接するメモリ・モジ
ュールに対し、このメモリ・モジュール１２の障害の有
無を伝達する応答線１７．１８、左側メモリ・モジュー
ルの障害の有無を当該メモリ・モジュール１２に知らせ
るための左側メモリ・モジュールからの応答線１６およ
び同じく右側メモリ・モジュールの障害の有無を当刻メ
モリ・モジュール１２に知らせるための右側メモリ・モ
ジュールからの応答線１９を有している。

メモリ・モジュール１１は、基本的には、第３図に示す
メモリ・モジュール１２と同様の構成であるが、その左
側にメモリ・モジュールが設けられていないので、左側
メモリ・モジュールへの応答線がない。また左側メモリ
・モジュールからの応答線がなくその代わりにダミ一応
答線２０が設けられている。

メモリ・モジュール１３も同様基本的には第３図に示す
メモリ・モジュール１２と同様の構成であるが、その右
側にメモリ・モジュールが設けられていないので、右側
メモリ・モジュールへの応答線がなく、また右側メモリ
・モジュールからの応答線の代わりにダミ一応答線２１
が設けられている。そして、ダミ一応答線２０．２１の
いずれも、障害の発生を示す信号状態となっている。（
第１図中に「×」で示す。） データ・ラッチ３４は、バス１５からのデータ或いはメ
モリ・モジュール中のデータを一時ラッチし、メモリ・
モジュール中に、或いはバス１５中に送り出すものであ
り、アドレス・ラッチ３５は、バス１５からデータと共
に送られてくるアドレス情報をラッチしておき、データ
を指定されたアドレスの位置に書込むためのものである
。

調停回路３３は、左側メモリ・モジュールの障害の有無
、自メモリ・モジュールの障害発生の有無、右側メモリ
・モジュールの障害の有無によって、バス・スイッチを
オン・オフ制御するものであり、そのための信号をＣｔ
ｉラインに送出する。

バス・スイッチのオン・オフのための論理は次の第１表
の通りである。

以下余白 ※１）メモリ・エラーの検出 ０の時、エラーあり（障害有） ｌの時、エラーなしく障害無） ※２）応答線 Ｏの時、エラーあり（障害有） １の時、エラーなしく障害無） 第１表　調停回路真理値表 第１表において、（１）は、自メモリ・モジュール内で
エラーを、左右応答線から左右メモリ・モジュールのエ
ラー有を表しており、このとき、バス・スイッチは「接
」となりデータ・ランチはＩｎ即ち、バスからデータお
よびアドレスがメモリ・モジュールに書込まれることを
意味している。

同様に（８）は、自メモリ・モジュール内でエラー無し
、左右メモリ・モジュール内でもエラー無しを表してお
り、このときバス・スイッチは「断」であり、データ・
ラッチはＯＵＴであり、メモリ・モジュールからバス１
５にデータが読出されることを意味している。

第１表中（２）〜（７）は、特に説明を省略するが、上
記の説明より明らかであろう。

次に、第４図を参照して、動作を説明する。第４図（Ａ
）は、ライト・アクセス時を示す。この場合、応答線は
使用せず、各メモリ・モジュールのバス・スイッチ８１
〜Ｓ３を全て接にして、全メモリ・モジュールにデータ
を一斉に書き込む（ＯＵＴにする）。

第４図（Ｂ）は、メモリ・モジュール１１．１２．１３
が全て正しいデータをもつ場合を示している。メモリ・
モジュール１１には、左側応答線２０より障害有りを表
す「０」が、右側応答線１８より障害無しを表す「１」
が、夫々入力され、かつ自メモリ・モジュールも障害無
しであるから、即ちｒｌＪであるから、第１表の（６）
より、バス・スイッチＳ１を断とし、データ・ランチよ
りデータをＯＵＴにする。同様、メモリ・モジュール１
２は、第１表の（８）よりバス・スイッチ＄２を断、デ
ータをＯＵＴとする。またメモリ・モジュール１３は、
第１表（７）よりバス・スイッチを接、データをＯＵＴ
にする。第４図（Ｂ）でバス・スイッチの位置の×は、
断を示し、応答線上の「×」は障害有り、「◎」は障害
なしを示している。この第４図（Ｂ）から明らかなよう
に、各メモリ・モジュール１１．１２．１３から、デー
タが読み出されるが、バス・スイッチＳ＋及びＳ２が断
で、Ｓ３のみが接のため、プロセッサ１０にはメモリ・
モジュール１３のみのデータが入力されることになり、
バス上でのデータの競合はない。

第４図（Ｃ）は、メモリ・モジュール１３（以下Ｍ１３
という）が正しいデータをもっていない場合の例である
。このとき、Ｍｌ３からの応答線１９が「障害有り」と
なる外、前述の（Ｂ）と同様であり、応答線１６．１７
．１８が「障害なし」、応答線２０．２１は常に「障害
有り」の状態となる。従って、Ｍｌ３は、右側応答線２
１が×、左側応答線１７が◎、Ｍ１３自身が×であるか
ら第１表（３）よりバス・スイッチＳ３が接、データ・
ラッチがＩｎとなる。

同様、Ｍｌ２は、右側応答線１９が×、左側応答線１６
が◎、Ｍ１２自身が◎であるから、第１表（７）よりバ
ス・スイッチＳ２が接、データ・ランチがＯＵＴとなる
。

また、Ｍｌｌは、右側応答線１８が◎、左側応答線２０
が×、Ｍｌｌ自身は◎であるから、第１表（６）より、
バス・スイッチＳ１が断、データ・ラッチがＯＵＴとな
る。

従って、プロセッサ１０はＭｌ２よりデータを読み出し
、また同時にＭｌ３はＭｌ２のデータを自メモリに書き
込む、またバス・スイッチＳ＋が断であるため、バス１
５上でデータの衝突は起らない。

以下、Ｍｌ、２が正しいデータをもっていない場合（第
４図（Ｄ）参照）、Ｍｌｌが正しいデータをもっていな
い場合（第４図（Ｅ）参照）、Ｍｌｌのみが正しいデー
タをもっている場合（第４図（Ｆ）参照）を順次第４図
を参照して説明する。

Ｍｌ２が正しいデータをもっていない場合（第４図（Ｄ
）参照）。

Ｍｌｌ：第１表（５）よりバス・スイッチＳ１接、デー
タ・ラッチＯＵＴ Ｍｌ２：第１表（４）よりバス・スイッチＳ２断、デー
タ・ランチＩｎ Ｍｌ３：第１表（５）よりバス・スイッチＳ３接、デー
タ・ランチＯＵＴ となり、プロセッサはＭｌ３よりデータを読み取り、同
時にＭｌ２に正しいデータを書き込む。

Ｍｌｌが正しいデータをもっていない場合（第４図（Ｅ
）参照） Ｍｌｌ：第１表（２）よりバス・スイッチＳ１接、デー
タ・ラッチＩｎ Ｍｌ２：第１表（６）よりバス・スイッチＳ２断、デー
タ・ラッチＯＵＴ Ｍｌ３：第１表（７）よりバス・スイッチＳ３接、デー
タ・ラッチＯＵＴ となり、プロセッサ１０は、Ｍｌ３よりデータを読み取
り、ＭｌｌにはＭｌ２より正しいデータが書き込まれる
。

Ｍｌｌのみ正しいデータをもつ場合（第４図（Ｆ）参照
）。

Ｍｌｌ：第１表（５）より、バス・スイッチＳ１接、デ
ータ・ランチＯＵＴ Ｍｌ２：第１表（３）より、バス・スイッチＳ２接、デ
ータ・ラッチＩｎ Ｍｌ３：第１表（１）より、バス・スイッチＳ３接、デ
ータ・ラッチＩｎ となり、プロセッサ１０はＭｌｌより正しいデータを読
み取り、同時にＭｌ２、Ｍｌ３にはＭｌｌより正しいデ
ータが書き込まれることになる。

このように、各メモリ・モジュールのデータの障害の有
無によって、バス・スイッチが制御され、また、データ
・ラッチのＩ　ｎ、ＯＵＴが決定されることにより、正
しいデータがプロセッサに送られ、正しいデータが障害
の発生したメモリ・モジュールに書込まれることになる
。

〔発明の効果〕

以上に述べたとおり、この発明によれば、コモンバス結
合によって最大３メモリ・モジュールまでのメモリ冗長
系を構成でき、プロセッサは、バス上で最も近くにある
正しいメモリ・モジュールをリード・アクセスでき、同
時に自動的に障害が発生したメモリ・モジュールに対し
、書込み回路によりバス上の応答データを利用して正し
いデータを書き込むことができる。さらにリード・アク
セスに対する応答時のバスでの競合が回避でき、しかも
、これが隣接メモリ間で並列的に行われるので高速動作
が可能である。

【図面の簡単な説明】

第１図はこの発明の原理図、 第２図はこの発明に用いるバス・スイッチの例を示す図
、 第３図はこの発明に用いるメモリ・モジュールの例を示
す図、 第４図はこの発明による多種メモリ装置の動作説明図、 第５図は従来例を示す図である。 １０−プロセッサ １１．１２．１３−・メモリ・モジュール、１５・・・
バス、 １６．１７．１８．１９・−・応答線、２０．２１・−
・ダミ一応答線、 ３１・〜・メモリ、 ３２・−メモリ・エラー検出回路、 ３３・−・調停回路 ３４−・−・データ・ランチ、 ３５−アドレス・ラッチ、 Ｓｌ、Ｓ２、Ｓ　３−・・バス・スイッチ第１図 バススイッチ看１戊口 第２図 （Ａ） ｖＪ伴脱炉図 第４図（のＩ） ＣＢ） Ｒ，）トミ　ノづと１ 第５図

Claims (1)

1. 【特許請求の範囲】 プロセッサに対してコモンバスにより結合され、同一の
   データを格納する複数のメモリ・モジュール（１１）〜
   （１３）を設けた多重メモリ装置において、 各メモリ・モジュールにプロセッサのリードアクセスに
   対してメモリ・モジュールが応答するか否かを隣接する
   メモリ・モジュールに通知する応答線（１６）〜（１９
   ）と、 メモリ・モジュールの位置でバスを接続又は切断するた
   めのバス・スイッチ（Ｓ）と、 メモリ・モジュール内のデータが正しいか否かを検知す
   るメモリ・エラー検知手段（３）と、前記応答線と前記
   メモリ・エラー検出回路の出力からバス・スイッチの設
   定と、メモリ・データの入出力を決定する調停回路（３
   ３）を設けたことを特徴とする多重化メモリ装置。