JPH01156852A - インターリーブ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は記憶装置の障害処理方式に関し、特にインター
リーブ制御上行っている記憶装置の障害モジュール切離
し方式に関する。

（従来の技術） 従来、この種の記憶装置の障害処理方式では、インター
リーブに対応するメモリモジュールあるいはメモリバン
クをすべてコンピュータシステムから切離す方式が公知
である。第２図を参照して、以下に従来の障害処理方式
上説明する。

記憶装置のメモリモジュール６５は、第２図に示すよう
に例えば４つのメモリバンク（］〜３から成立って騒る
ものとする。また、このときにメモリバンク゛Ｏ〜３は
インターリーブ制御の対象となっており、メモリバンク
０〜３で４ウエイインターリーブが形成されるものとす
る。

ハードウェアによるメモリバンクＯ〜３のビジー管理、
あるいはアドレスハツシュ（入替え）で、インターリー
ブの制御が行われており、ソフトウェアからはインター
リーブ制御されたメモリバンク０〜３は見えない。また
、記憶装置のメモリモジュール６５は記憶容量増設、あ
るいは記憶装置の障害時の障害箇所の切離しの観点カラ
、ソフトウェア（Ｏ８；オペレーティングシステム１の
管理する単位である複数のメモリユニットに分割されて
いる。ここでは、例として２つのメモリユニットＭｏ、
Ｍｌ？考えるものとする。

次に１以上に述べた構成の記憶装置での障害処理方式に
ついて以下に説明する。第１番目の実例として、第３図
（ａ）（ｉ）に示すように、メモリバンク１のメモリユ
ニットＭＯで障害が発生したものとすると、Ｏ８は障害
箇所をシステム資源から取除くために、第３図（ａ）（
ｉｉ　）に示すようにメモリユニットＭＯの全体をシス
テムから切離し、残ったメモリユニットＭｌｔ−使って
システムの運用を続行する。

次の実例として、第３図（ｂ）（＋）に示すように。

メモリバンク２の全体（メモリユニットＭｏ１およびメ
そリユニットＭ１の両方を含む。）で障害が発生したも
のとすると、Ｏ８は障害箇所がメモリユニットＭ＋）、
およびメモリユニットＭ１である几め、メモリユニット
ＭＯ％ならびにメモリユニットＭｌのすべてである記憶
装置の全体をシステムから切離すことになり、システム
ダウンにつながる。

メモリバンク２の全体で障害が発生するということはあ
りうることであり、メモリバンク２の共通制御部の障害
がこれに対応する。　゛（発明が解決しようとする問題
点） 上述した従来の記憶装置障害処理方式では。

インターリーブされたメモリバンク２だけで障害が発生
したのにシステムダウンにつながってしまうという欠点
がある。例えば、第２図（ｂ）の実例では、メモリバン
クＵ　、　１　、３では障害は発生しておらず、記憶装
置の４分の１であるメそリバンク２だけでの障害であり
、残りのメモリバンクｌ）　、　ｌ　、　３までを切離
してシステムダウンにするのは、記憶装置の資源の活用
方法として問題があると云う欠点がある。

本発明の目的は、複数のメモリバンクと上記複数のメモ
リバンク間でインターリーブ制御を行うための８１！１
のインターリーブ制御回路を有する記憶装置において、
さらに上記第１のインターリーブ制御回路より少ないイ
ンターリーブ数の制御音上記メモリバンク間で行う第２
あるいはそれ以上のインターリーブ制御回路を備け。

上記メモリバンクの内で、あるインターリーブバンクの
全体で障害が発生した場合には、障害の発生したインタ
ーリーブバンクを除い友インターリーブ制御を行う上記
第２あるいはそれ以上のインターリーブ制御回路のうち
のひとつｔ選択することにより上記欠点除去し、記憶装
置の資源を十分に活用できるように構成し几インターリ
ーブ制御方式を提供することにある。

（問題点を解決する几めの手段） 本発明によるインターリーブ制御方式は複数のメモリバ
ンクと、＠１のインターリーフ制御回路と、第２あるい
はそれ以上のインターリーブ制御回路と、インターリー
ブセレクタとを具備して構成したものである。

複数のメモリバンクはデータを格納するためのものであ
５、第２のインターリーブ制御回路は複数のメモリバン
ク間でインターリーブ制御を行うためのものである。

＠２あるいはそれ以上のインターリーブ制御回路は、第
１のインターリーブ制御回路より少ないインターリーブ
数の制御上複数のメモリバンク間で行うためのものであ
る。

インターリーブセレクタは、複数のメモリバンク内であ
るインターリーブバンクの全体で障害が発生した場合に
は、上記障害を起し九インｐ−９−プバンクを除いたメ
モリバンクにインターリーブ制御を行う第２あるいはそ
れ以上のインターリーブ制御回路のうちのひとつｔ選択
するためのものである。

（実施例） 次に、本発明について肉面を参照して説明す°る。

まず、メモリバンク２の全体で障害の発生した場合を第
１図に従って説明する。本発明ではインターリーブ制御
全４ウエイインターリーブから２ウエイインターリーブ
へ切換えるようにする。第１図（１１）の実例では、メ
モリバンク１）。

ｌの２ウエイインターリーブに切換えている。

メモリバンク２．３の全体をシステムから切離し、メモ
リバンク０．１の２ウエイインターリーブでシステムの
運用を続行する。インターリーブ全４ウエイから２ウエ
イに切換えることによって記憶装置の性能は落ちるが、
システムダウンにつながらずにすむ。このとき、メモリ
バンク）Ｍｏ、およびメモリユニットＭ１のそれぞれの
容量は半分になるため、Ｏ８は記憶管理によりメモリユ
ニット容ｔｔ−変更する。

次に、第２図は１本発明によるインターリーブ制御方式
の一実施例を示すブロック図である。

第２図において１本実施例はメモリモジュール部６５と
、書込みデータレジスタｌＯと、インターリーブ制御回
路３０と、インターリーブ制御回路４０と、インターリ
ーブ切換えレジスタ２１）と、インターリーブセレクタ
８０と、バンク制御部５０〜５３と、読出しデータセレ
クタ９０と、読出しデータレジスタ７０とを具備して構
成されている。

メモリモジュール部６５はメモリパンクロ０〜６３から
成るものであり、＠込みデータレジスタ１０は中央処理
装置等から信号線１００を介して書込みデータを受取る
ものである。インターリーブ制御回路３０は、中央処理
装置等から信号線３００上へのメモリリクエストによっ
て信号線３１０上に４ウエイインターリーブ制御用のイ
ンターリーブ制御信号を生成するため。

メモリモジュール部６５のメモリバンク（＋））　６０
゜メモリバンク（１）６１．　　メモリバンク（２）　
６２　、ならびにメモリバンク（３）　６３の間の動作
ビジー管理、およびアドレスハツシュ上行うためのもの
である。インターリーブ制御回路４０は、インターリー
ブ制御回路３０と同様に、信号線３２０上に２ウエイイ
ンターリーブ制御用にインク−リープ制御信号を生成す
るためのものである。

インターリーブ切換えレジスタ２０は、Ｏｓ等からのソ
フトウェアから信号線２００上のインターリーブ切換え
信号によってセットされ、インターリーブを切換える友
めのものである。インターリーブセレクタ８０は、イン
ターリーブ切換えレジスタ２０の出力により信号線３１
０上のインターリーブ制御信号か、あるいは信号線３２
０上のインターリーブ制御信号かを選択して出力する念
めのものである。バンク制御部５０〜５３は、インター
リーブセレクタ８０の出力である信号線３３０上のイン
ターリーブ制御信号によりメモリモジュール部の各メモ
リバンク（Ｕ）６（＋、　メモリバンク（１１６１，メ
モリバンク（２１６２，およびメモリバンク（３）６３
に対して書込みデータレジスタ１０の出力ｔＶ込み、あ
るいＩｒ１％メモリパンクロ０〜６３からのデータの読
出し動作を行うために、データ、アドレスならびにタイ
ミング信号より成るバンク制御信号を信号線１１０−１
１３上に生成するｔめのものである。読出しデータセレ
クタ９（）は、メモリバンク（（）〜３）６０〜６３か
ら信号線１２０〜１２３上への読出しデータのうちのひ
とつを選択するためのものである。読出しデータレジス
タ７０は、読出しデータセレクタ９０の出力を中央処理
装置等へ送出するためのものである。上記構成により、
信号線１３　（ｌから中央処理装置へ読出しデータが送
出される。

以下に、第２図の動作を説明する。

通常の動作では、インターリーブセレクタ８０は４ウエ
イインターリーブ制御の友め、信号線３１υのインター
リーブ制御信号全選択している。

次に、障害時の動作について説明する。

最初に、メモリバンク（１）６１のメモリバンク）Ｍｏ
で障害が発生し友場合には、既に従来技術として説明し
九よりにメモリユニットＭＯが切離され、メモリユニツ
）Ｍｌでシステムの運用全続行する。

次に、メモリバンク（２１６２の全体で障害が発生した
場合には、既に第１図で説明し友ように２ウエイインタ
ーリーブ制御に切換えられ、メモリバンク（（＋１６０
　、およびメモリバンク（１）６１でシステムの運用を
続行する。この場合、２ウエイインターリーブ制御への
切換えは以下のようにして行われる。

まず、障害の発生したとき、Ｏ８は４ウエイインターリ
ーブ制御のままで障害箇所の切離しを行うとシステムダ
ウンにつながるか否かを判断する。システムダウンにつ
ながると判断され友場合、２ウェイインターリーブ制御
に切換える几め、Ｏ８は信号線２００上にインターリー
ブ切換え信号を送出し、インターリーブ切換えレジスタ
２１Ｊ’！！−セットする。これによって、２、ウェイ
用インターリーブ制御信号をインターリーブセレクタ８
０で選択し、２ウエイインターリーブ制御に切換える。

（発明の効果） 以上説明したように本発明は、複数のメモリバンク全イ
ンターリーブ制御している記憶装置において、あるひと
つのメモリバンクに障害が発生し、障害を起したメモリ
バンクを切離すとシステムダウンにつながるような場合
には、障害を起したメそリバンクをインターリーブ制御
から外すことにより、システムダウンを避け。

システムの運用を続行できるという効果がある。

【図面の簡単な説明】

第１図は１本発明によるインターリーブの一実施例を示
す説明図である。 第２図は１本発明によるインターリーブ制御方式の一実
施例を示すブロック図である。 第３図は、従来技術によるインターリーブの実例を示す
説明図である。 １０−・・書込みデータレジスタ ２０・・・インターリーブ切換えレジスタ３０．４０・
・・インターリーブ制御回路５０〜５３・・・バンク制
御部 ６０〜６３・・・メそリバンク ７０・・・読出しデータレジスタ ８０・・・インタリーブセレクタ ９　Ｕ−・・読出しデータセレクタ ６５・・・メモリ七ジュール部 １００．１１０〜１１３，１２０〜１２３　、１３０゜
２００．３（１０，３１υ〜３３’０−・・信号線特許
出願人　　日本電気株式会社 代理人　弁理士　井　）　　ロ　　　壽２２シ

Claims (1)

【特許請求の範囲】
1. データを格納するための複数のメモリバンクと、前記複
   数のメモリバンク間でインターリーブ制御を行うための
   第１のインターリーブ制御回路と、前記第１のインター
   リーブ制御回路より少ないインターリーブ数の制御を前
   記複数のメモリバンク間で行うための第２あるいはそれ
   以上のインターリーブ制御回路と、前記複数のメモリバ
   ンク内であるインターリーブバンクの全体で障害が発生
   した場合には前記障害を起したインターリーブバンクを
   除いたメモリバンクにインターリーブ制御を行う前記第
   ２あるいはそれ以上のインターリーブ制御回路のうちの
   ひとつを選択するためのインターリーブセレクタとを具
   備して構成したことを特徴とするインターリーブ制御方
   式。