JPH01116963A

JPH01116963A - 記憶サブシステム

Info

Publication number: JPH01116963A
Application number: JP62275041A
Authority: JP
Inventors: Hisao Hashimoto; 橋本　久雄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-10-29
Filing date: 1987-10-29
Publication date: 1989-05-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はコンピュータシステムにおいて使用される磁気
ディスク装置、磁気テープ装置、光デイスク装置などよ
り成る外部記憶サブシステムに関し、特に複数の記憶装
置に対し並列に書込み／読取り動作を行う記憶サブシス
テムに関する。

（従来の技術）従来、この種の記憶サブシステムにおいては、並列に書
込み又は読取りが実施されるｎ台の記憶装置のいずれか
が故障した場合、ｎ台から構成される装置の記憶装置を記憶サブシステムから論理的に切離してい
た。

（発明が解決しようとする問題点）このため上述した従来の記憶サブシステムにおいては、
１台の記憶装置が故障しても、コンピュータシステムの
運用に支障が生じない様にするためには、ｎ台の記憶装
置を予備用として準備しておくことが必要であった。ま
た、２台の記憶装置が故障しても、コンピュータシステ
ムの運用に支障が生じない様にするためには、この２台
の記憶装置が別のｎ台のグループに属している場合を考
慮すると２Ｘｎ台の予備用の記憶装置を準備しておかな
ければならないと云う欠点があった。

（問題点を解決するための手段）前述の問題点を解決するために本発明が提供する手段は
、複数個の記憶装置と、これら複数個の記憶装置にアク
セスしてデータの書込み及び読取りを制御する複数個の
記憶制御部とを備え、前記複数個の記憶装置に対し並列
に書込み又は読取りの動作を行う記憶サブシステムであ
って：前記複数個の記憶制御部と前記複数個の記憶装置
との間で授受するデータの伝送路にｎｘｍ　（ｎ。

ｍは正の整数）個のスイッチ素子からなるマトリクスス
イッチ回路が設けてあり、このマトリクススイッチ回路
は前記スイッチ素子の断続により前記複数個の記憶制御
部と前記複数個の記憶装置との接続を任意に変更するこ
とを特徴とする。

（実施例）次に本発明の実施例について図面を参照して説明する。

第１図は本発明による記憶サブシステムの一実施例を示
すブロック回路図である。第１図において各記憶装置グ
ループ５１〜５３の各ｎ台の記憶装置に対して、並列に
実施される読取り／書込み動作を制御するｎ個の記憶制
御部６１〜６４に、ｎｘ（ｎ＋１）回路のマトリクスス
イッチ回路７４を介して複数個の記憶装置が接続されて
いる。一実施例においては簡単化のために、ｎ＠の記憶
装置１１．１２．・・・１４より構成される記憶装置グ
ループ５１から、ｎ個の記憶装置３１，３２．・・・３
４より構成される記憶装置グループ５３まで、複数個の
記憶装置グループが存在し、記憶装置グループ単位に並
列に読取り／書込みが実施されるものとする。記憶装Ｔ
！、４１は予備用の記憶装置である０本実施例において
は簡単化のために１つの予備用記憶装置４１だけが存在
するが、本発明では複数個の予備用記憶装置を用意して
おくこともできる。また、本実施例においては、簡単化
のためにｎ個の記憶装置より構成される記憶装置グルー
プのうち、１つの記憶装置だけを予備用記憶装置で代替
するように構成しである。ただし、本発明では、Ｈｘｍ
　（ｎ＜ｍ）回路のマトリクススイッチ回路を使用する
ことによって、記憶装置グループ内のｍ−ｎ個の記憶装
置を予備用記憶装置で代替することは容易に実現できる
。

第２図は第１図の実施例におけるマトリクススイッチ回
路７４の構成を表わしたものであり、各スイッチ素子の
ＯＮ、ＯＦＦにより信号線群３２１゜３２２、・・・３
２４と信号線群２１１，２１２．・・・２１４，２１５
とを任意の組合せで接続することができる。

第２図において、スイッチ素子の番号を示す３桁の数字
、例えば５１１等は、３桁目の数字５は記憶装置である
ことを示し、２桁目の数字１は記憶装置の番号１１．１
２等の１桁目の数字を示し、１桁目の数字１は記憶装置
グループの番号５１．５３等の１桁目の数字を示す。

但し、予備用記憶袋Ｔ！、４１等に対応するスイッチ素
子の番号は５１５，５２５．・・・５４５で、記憶装置
グループ５５に属しているかの如く表現されている。

第１図において、記憶装置グループ５１に対する読取り
／書込みを実施する場合、記憶装置グループ５１内に故
障装置が存在しない場合には、マトリクススイッチ回路
７４内のスイッチ素子５１１，５２２．・・・５４４が
ＯＮとなり、記憶制御部６１，６２．・・・６４と記憶
装置１１，１２．・・・１４とがそれぞれ接続され、読
取り／書込み動作が実行される。

記憶装置グループ５１内に故障記憶装置が存在する場合
には読取り／８込み命令に先行して故障記憶装置の番号
がコンピュータシステム１より信号線１０１．上位装置
接続回路７１．信号線３３１を通してマイクロプログラ
ム制御回路７２に転送される。

マイクロプログラム制御回路７２は、信号線３３２を通
してマトリクススイッチ回路７４に、故障記憶装置に対
応するスイッチ素子のＯＦＦ並びに予備用記憶装置４１
に対するスイッチ素子のＯＮを指示する。記憶装置１１
が故障である場合にはマトリクススイッチ回路７４内の
スイッチ素子５１１がＯＦＦとなり、スイッチ素子５１
５がＯＮ状態となって、記憶制御部６１，６２．・・・
６４と記憶装置４１．１２．・・・１４とがそれぞれ接
続され、読取り／書込み動作が実行される。

（発明の効果）以上に説明した様に、本発明は、複数個の記憶制御部と
複数個の記憶装置との間に、マトリクススイッチ回路を
設けることにより、１つの予備用記憶装置を任意の記憶
装置の代替装置として使用することを可能とする。従っ
て、本発明の採用により少数の予備用装置で経済的に信
頼性を向上できる。本発明にはこのような効果がある。

【図面の簡単な説明】

第１図は本発明による記憶サブシステムの一実施例を示
すブロック回路図、第２図は第１図の一実施例における
マトリクススイッチ回路７４の構成を示す模式図である
。１・・・コンピュータシステム、２・・・記憶サブシス
テム、１１，１２，１４，３１，３２，３４．４１・・
・記憶装置、５１．５３・・・記憶装置グループ、６１
，６２．６４・・・記憶制御部、７１・・・上位装置接
続回路、７２・・・マイクロプログラム制御回路、７４
・・・マトリクススイッチ回路、５１１，５１２゜５１
４．５１５，５２１，５２２，５２４，５２５，５４１
，５４２，５４４，５４５・・・スイッチ素子。

Claims

【特許請求の範囲】複数個の記憶装置と、これら複数個の記憶装置にアクセ
スしてデータの書込み及び読取りを制御する複数個の記
憶制御部とを備え、前記複数個の記憶装置に対し並列に
書込み又は読取りの動作を行う記憶サブシステムにおい
て：前記複数個の記憶制御部と前記複数個の記憶装置との間
で授受するデータの伝送路にｎ×ｍ（ｎ、ｍは正の整数
）個のスイッチ素子からなるマトリクススイッチ回路が
設けてあり、このマトリクススイッチ回路は前記スイッ
チ素子の断続により前記複数個の記憶制御部と前記複数
個の記憶装置との接続を任意に変更することを特徴とす
る記憶サブシステム。