JPH06202896A - システム記憶装置 - Google Patents
システム記憶装置Info
- Publication number
- JPH06202896A JPH06202896A JP5000370A JP37093A JPH06202896A JP H06202896 A JPH06202896 A JP H06202896A JP 5000370 A JP5000370 A JP 5000370A JP 37093 A JP37093 A JP 37093A JP H06202896 A JPH06202896 A JP H06202896A
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- JP
- Japan
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- cluster
- storage device
- control register
- system storage
- circuits
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Abstract
(57)【要約】
【目的】複数の独立して動作する処理システム（クラス
タ）に共有されたシステム記憶装置に関し、構成制御レ
ジスタ４の変化を検出することにより、自動的にシステ
ム記憶装置10の必要なポート回路をリセットし、余分な
マニュアル操作を不要にしたシステム記憶装置を実現す
ることを目的とする。 【構成】複数の独立した処理システムであるクラスタ20
a 〜20n を接続制御する複数のポート回路1a〜1nと、ビ
ット単位でポート回路の有効／無効を制御し、任意のク
ラスタから書込みができる構成制御レジスタ４とをも
ち、クラスタ20a 〜20n と共にＳＣＭＰシステムを構成
するシステム記憶装置において、構成制御レジスタ４の
ビットに対応して、そのビットの変化を検出する立ち下
がり／立ち上がり検出回路7a〜7nを設け、立ち下がり／
立ち上がり検出回路7a〜7nの出力が‘１’であるとき、
対応するポート回路1a〜1nをリセットするように構成す
る。
タ）に共有されたシステム記憶装置に関し、構成制御レ
ジスタ４の変化を検出することにより、自動的にシステ
ム記憶装置10の必要なポート回路をリセットし、余分な
マニュアル操作を不要にしたシステム記憶装置を実現す
ることを目的とする。 【構成】複数の独立した処理システムであるクラスタ20
a 〜20n を接続制御する複数のポート回路1a〜1nと、ビ
ット単位でポート回路の有効／無効を制御し、任意のク
ラスタから書込みができる構成制御レジスタ４とをも
ち、クラスタ20a 〜20n と共にＳＣＭＰシステムを構成
するシステム記憶装置において、構成制御レジスタ４の
ビットに対応して、そのビットの変化を検出する立ち下
がり／立ち上がり検出回路7a〜7nを設け、立ち下がり／
立ち上がり検出回路7a〜7nの出力が‘１’であるとき、
対応するポート回路1a〜1nをリセットするように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、複数の独立して動作す
る処理システム（クラスタ）とそれらに共有されたシス
テム記憶装置（ＳＳＵ：System-Storage Unit)とを有す
るＳＣＭＰ(System-Storage Coupled Multi-Processor)
システムにおいて、障害を発生したクラスタを自動的に
切離し、待機していたクラスタに処理を切り替えるホッ
トスタンバイを行なってそれらの結合関係を変更したと
きに、該当するクラスタに対応するシステム記憶装置の
ポート回路を自動的にリセットし、再組み込み時の誤操
作を少なくするシステム記憶装置の回路に関する。
る処理システム（クラスタ）とそれらに共有されたシス
テム記憶装置（ＳＳＵ：System-Storage Unit)とを有す
るＳＣＭＰ(System-Storage Coupled Multi-Processor)
システムにおいて、障害を発生したクラスタを自動的に
切離し、待機していたクラスタに処理を切り替えるホッ
トスタンバイを行なってそれらの結合関係を変更したと
きに、該当するクラスタに対応するシステム記憶装置の
ポート回路を自動的にリセットし、再組み込み時の誤操
作を少なくするシステム記憶装置の回路に関する。
【０００２】
【従来の技術】図２はＳＣＭＰシステムの説明図であ
る。図において、10はシステム記憶装置であり、システ
ムに１つ以上存在する。クラスタを接続する複数のポー
ト回路１ａ〜1nをもち、クラスタ 20a〜20n はこのポー
トに接続される。
る。図において、10はシステム記憶装置であり、システ
ムに１つ以上存在する。クラスタを接続する複数のポー
ト回路１ａ〜1nをもち、クラスタ 20a〜20n はこのポー
トに接続される。
【０００３】クラスタはＣＰＵ(Central Processing Un
it) ，ＣＨＰ(Channel Processer)，ＭＳＵ(Main Stora
ge Unit) 等からなる独立して動作することもできる処
理システムである。クラスタ20a 〜20n とシステム記憶
装置10はそれぞれＳＶＰ(Service Processer) 11a, 21a
〜21n をもちＳＶＰ間通信パス12により互いに結合され
ている。
it) ，ＣＨＰ(Channel Processer)，ＭＳＵ(Main Stora
ge Unit) 等からなる独立して動作することもできる処
理システムである。クラスタ20a 〜20n とシステム記憶
装置10はそれぞれＳＶＰ(Service Processer) 11a, 21a
〜21n をもちＳＶＰ間通信パス12により互いに結合され
ている。
【０００４】ＳＣＭＰシステムでは接続された複数の処
理システム（クラスタ）を、システム運用を行なう現用
系と待機系とに分けて使用する。現用系クラスタはシス
テム記憶装置10内に運用引継ぎ情報を定期的に書き込
む。現用系、待機系の各クラスタはシステム記憶装置10
に時刻情報等を定期的に書込み、また、他クラスタの時
刻情報等を監視する。
理システム（クラスタ）を、システム運用を行なう現用
系と待機系とに分けて使用する。現用系クラスタはシス
テム記憶装置10内に運用引継ぎ情報を定期的に書き込
む。現用系、待機系の各クラスタはシステム記憶装置10
に時刻情報等を定期的に書込み、また、他クラスタの時
刻情報等を監視する。
【０００５】あるクラスタが障害を発生して動作不能に
なったとすると時刻情報は更新されず時間は止まったま
まとなる。従って、クラスタは常に自分の時刻情報と他
の時刻情報とを比較していれば動作不能になった他のク
ラスタを検知できる。動作不能ではなく、自分で異常を
検出した場合はその旨を書き込めば、他のクラスタはそ
れを知ることができる。
なったとすると時刻情報は更新されず時間は止まったま
まとなる。従って、クラスタは常に自分の時刻情報と他
の時刻情報とを比較していれば動作不能になった他のク
ラスタを検知できる。動作不能ではなく、自分で異常を
検出した場合はその旨を書き込めば、他のクラスタはそ
れを知ることができる。
【０００６】ある現用系クラスタに障害が発生した場
合、障害発生を認識した他の現用系または待機系のクラ
スタが、障害発生クラスタを切離しそのクラスタの代わ
りに待機系のクラスタの１つを現用系にする処理切替え
を行なう。待機系から現用系に変わったクラスタはシス
テム記憶装置10内の運用引継ぎ情報を使用することで障
害発生クラスタの業務を引継ぐ。このようにしてホット
スタンバイシステムを実現している。
合、障害発生を認識した他の現用系または待機系のクラ
スタが、障害発生クラスタを切離しそのクラスタの代わ
りに待機系のクラスタの１つを現用系にする処理切替え
を行なう。待機系から現用系に変わったクラスタはシス
テム記憶装置10内の運用引継ぎ情報を使用することで障
害発生クラスタの業務を引継ぐ。このようにしてホット
スタンバイシステムを実現している。
【０００７】また、障害により切り離されたクラスタは
保守修理の後に再び待機系として立ち上げを行い、シス
テム運用を停止せずにＳＣＭＰシステムに再組み込みを
行なう活性保守を実施している。
保守修理の後に再び待機系として立ち上げを行い、シス
テム運用を停止せずにＳＣＭＰシステムに再組み込みを
行なう活性保守を実施している。
【０００８】ホットスタンバイシステムにおいては、現
用系と待機系の切替え時間はできる限り短くするため、
構成制御をいかに高速に実行するかが鍵となる。この高
速ホットスタンバイ実現のために、システム記憶装置10
内にあり、システム記憶装置のポートとクラスタとの間
の接続状態を制御する構成制御レジスタ４を２段階にし
た。第一の構成制御レジスタはシステムの物理的接続関
係を示す物理構成制御レジスタである。これは接続され
るクラスタが物理的に存在する（かつ接続されている）
か否かを示すものである。物理構成制御レジスタの更新
はＳＶＰから行なう。従ってあまり高速処理はできな
い。第２の構成制御レジスタは、物理的接続関係が成立
しているクラスタを一時的に切り離したり接続したりす
るための論理構成制御レジスタである。これは各クラス
タからＯＳの制御のもとに命令によって直接更新するこ
とができる。現用系クラスタで障害が発生した場合、論
理構成制御レジスタによって高速に障害クラスタを切離
すことができる。なお図３では物理構成制御レジスタと
論理構成制御レジスタとを一体として構成制御レジスタ
４として表現してある。物理構成制御レジスタと論理構
成制御レジスタの各ビットのＡＮＤ出力を出力とする
か、物理構成制御レジスタと論理構成制御レジスタを縦
続接続し、物理構成制御レジスタの‘０’のビットに対
応する論理構成制御レジスタのビットは強制リセットす
るようにすればよい。
用系と待機系の切替え時間はできる限り短くするため、
構成制御をいかに高速に実行するかが鍵となる。この高
速ホットスタンバイ実現のために、システム記憶装置10
内にあり、システム記憶装置のポートとクラスタとの間
の接続状態を制御する構成制御レジスタ４を２段階にし
た。第一の構成制御レジスタはシステムの物理的接続関
係を示す物理構成制御レジスタである。これは接続され
るクラスタが物理的に存在する（かつ接続されている）
か否かを示すものである。物理構成制御レジスタの更新
はＳＶＰから行なう。従ってあまり高速処理はできな
い。第２の構成制御レジスタは、物理的接続関係が成立
しているクラスタを一時的に切り離したり接続したりす
るための論理構成制御レジスタである。これは各クラス
タからＯＳの制御のもとに命令によって直接更新するこ
とができる。現用系クラスタで障害が発生した場合、論
理構成制御レジスタによって高速に障害クラスタを切離
すことができる。なお図３では物理構成制御レジスタと
論理構成制御レジスタとを一体として構成制御レジスタ
４として表現してある。物理構成制御レジスタと論理構
成制御レジスタの各ビットのＡＮＤ出力を出力とする
か、物理構成制御レジスタと論理構成制御レジスタを縦
続接続し、物理構成制御レジスタの‘０’のビットに対
応する論理構成制御レジスタのビットは強制リセットす
るようにすればよい。
【０００９】システム記憶装置10は図３に示すように、
複数のクラスタからのアクセスを受け付けるためのポー
ト回路1a〜1nと、ポート回路からの信号を選択して処理
の優先順位をきめるプライオリティ選択回路２と、プラ
イオリティ選択回路２で選択されたアクセスのタイミン
グを作成してメモリを制御するメモリアクセス制御回路
３と、図に記載してないメモリ部とから成る。
複数のクラスタからのアクセスを受け付けるためのポー
ト回路1a〜1nと、ポート回路からの信号を選択して処理
の優先順位をきめるプライオリティ選択回路２と、プラ
イオリティ選択回路２で選択されたアクセスのタイミン
グを作成してメモリを制御するメモリアクセス制御回路
３と、図に記載してないメモリ部とから成る。
【００１０】構成制御レジスタ４の各ビットはポート回
路1a〜1nに対応して、その受付の有効／無効をＡＮＤ回
路5a〜5nによって制御する。上述のように障害が発生す
ると、この構成制御レジスタ４の対応ビットを‘０’に
することによって対応するクラスタの切離しが行なわれ
るが、システム記憶装置10のポート回路1a〜1nの信号保
持回路6a〜6nに既に受け付けた制御信号が残ってしまう
場合がありうる。その場合でもホットスタンバイそのも
のには影響がないが、切り離されたクラスタが保守・修
理を受けてシステムに再組み込みを行なう場合に問題が
あり、残った制御信号の影響で誤ったデータが伝えられ
たり、誤動作する可能性がある。
路1a〜1nに対応して、その受付の有効／無効をＡＮＤ回
路5a〜5nによって制御する。上述のように障害が発生す
ると、この構成制御レジスタ４の対応ビットを‘０’に
することによって対応するクラスタの切離しが行なわれ
るが、システム記憶装置10のポート回路1a〜1nの信号保
持回路6a〜6nに既に受け付けた制御信号が残ってしまう
場合がありうる。その場合でもホットスタンバイそのも
のには影響がないが、切り離されたクラスタが保守・修
理を受けてシステムに再組み込みを行なう場合に問題が
あり、残った制御信号の影響で誤ったデータが伝えられ
たり、誤動作する可能性がある。
【００１１】ホットスタンバイによるクラスタの切替え
が行なわれたことは、ＯＳによって各クラスタに伝えら
れ、ＳＶＰの表示画面に表示される等によりオペレータ
（保守要員）に伝えられる。保守要員はＳＶＰを操作し
て物理構成制御レジスタを変更して障害クラスタを完全
に切離し、ＳＶＰの保守機能等を使用して保守を行な
う。
が行なわれたことは、ＯＳによって各クラスタに伝えら
れ、ＳＶＰの表示画面に表示される等によりオペレータ
（保守要員）に伝えられる。保守要員はＳＶＰを操作し
て物理構成制御レジスタを変更して障害クラスタを完全
に切離し、ＳＶＰの保守機能等を使用して保守を行な
う。
【００１２】従来は、ＳＶＰの機能としてシステム記憶
装置10のポート回路1a〜1nのリセットを指示するコマン
ド８を設けてあり、保守作業の後の再組み込み処理の一
環として、保守要員がこのコマンド８を使用して、問題
のクラスタが接続されていたポート回路のリセットを行
なっていた。
装置10のポート回路1a〜1nのリセットを指示するコマン
ド８を設けてあり、保守作業の後の再組み込み処理の一
環として、保守要員がこのコマンド８を使用して、問題
のクラスタが接続されていたポート回路のリセットを行
なっていた。
【００１３】
【発明が解決しようとする課題】従って、ポート回路の
リセットを忘れたり、指示するときに操作を誤って、シ
ステム運用中の現用系クラスタに対応するポート回路を
リセットしてしまう危険性があった。
リセットを忘れたり、指示するときに操作を誤って、シ
ステム運用中の現用系クラスタに対応するポート回路を
リセットしてしまう危険性があった。
【００１４】本発明は構成制御レジスタ４の変化を検出
することにより、自動的にシステム記憶装置10の必要な
ポート回路をリセットし、余分なマニュアル操作を不要
にしたシステム記憶装置を実現することを目的としてい
る。
することにより、自動的にシステム記憶装置10の必要な
ポート回路をリセットし、余分なマニュアル操作を不要
にしたシステム記憶装置を実現することを目的としてい
る。
【００１５】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図２、図３と共通の要素は同一の符号を
付けて表す。
ック図である。図２、図３と共通の要素は同一の符号を
付けて表す。
【００１６】システム記憶装置10は複数の独立した処理
システムであるクラスタ20a 〜20nと共にＳＣＭＰシス
テムを構成し、クラスタを接続制御する複数のポート回
路1a〜1nと、ビット単位でポート回路の有効／無効を制
御し、任意のクラスタから書込みができる構成制御レジ
スタ４とをもっている。
システムであるクラスタ20a 〜20nと共にＳＣＭＰシス
テムを構成し、クラスタを接続制御する複数のポート回
路1a〜1nと、ビット単位でポート回路の有効／無効を制
御し、任意のクラスタから書込みができる構成制御レジ
スタ４とをもっている。
【００１７】構成制御レジスタ４のビットに対応して、
そのビットの変化を検出する立ち下がり／立ち上がり検
出回路7a〜7nを設け、その出力をポート回路1a〜1n内の
信号保持回路6a〜6nのリセット入力に接続するように構
成する。
そのビットの変化を検出する立ち下がり／立ち上がり検
出回路7a〜7nを設け、その出力をポート回路1a〜1n内の
信号保持回路6a〜6nのリセット入力に接続するように構
成する。
【００１８】
【作用】このように構成することにより、構成制御レジ
スタの対応ビットが‘１’から‘０’に書き換えられた
とき、または‘０’から‘１’に書き換えられたとき
に、システム記憶装置のそのポート回路はリセットされ
る。すなわち、接続されたクラスタが切り離されたと
き、またはクラスタを組み込むときに、対応するポート
回路はリセットされるため制御信号が残留することはな
い。従ってポート回路は確実に初期化された状態でクラ
スタの動作を開始することができる。
スタの対応ビットが‘１’から‘０’に書き換えられた
とき、または‘０’から‘１’に書き換えられたとき
に、システム記憶装置のそのポート回路はリセットされ
る。すなわち、接続されたクラスタが切り離されたと
き、またはクラスタを組み込むときに、対応するポート
回路はリセットされるため制御信号が残留することはな
い。従ってポート回路は確実に初期化された状態でクラ
スタの動作を開始することができる。
【００１９】
【実施例】以下、図面を参照して本発明の実施例の動作
を説明する。図１に示したようにシステム記憶装置のポ
ート回路1a〜1nは、対応する（論理）構成制御レジスタ
のビットの変化を検出する立ち下がり／立ち上がり検出
回路7a〜7nの出力によって、内部の信号保持回路6a〜6n
をリセットされるようになっている。立ち下がり／立ち
上がり検出回路7a〜7nは、構成制御レジスタ４の各ビッ
トを１クロック遅れてコピーするＦＦと構成制御レジス
タのビットとのＥＯＲをとる回路とで構成する等の公知
の手段を使えばよい。なお立ち下がりと立ち上がりのど
ちらかだけを検出するようにしてもよい。
を説明する。図１に示したようにシステム記憶装置のポ
ート回路1a〜1nは、対応する（論理）構成制御レジスタ
のビットの変化を検出する立ち下がり／立ち上がり検出
回路7a〜7nの出力によって、内部の信号保持回路6a〜6n
をリセットされるようになっている。立ち下がり／立ち
上がり検出回路7a〜7nは、構成制御レジスタ４の各ビッ
トを１クロック遅れてコピーするＦＦと構成制御レジス
タのビットとのＥＯＲをとる回路とで構成する等の公知
の手段を使えばよい。なお立ち下がりと立ち上がりのど
ちらかだけを検出するようにしてもよい。
【００２０】図２のように、４つ以上のポート回路をも
つシステム記憶装置と、４つのクラスタＡ，Ｂ，Ｃ，Ｎ
とより成るＳＣＭＰシステムにおいて、各クラスタは
それぞれポート回路Ａ，Ｂ，Ｃ，Ｎに接続され、クラス
タＡ，Ｂ，Ｃが現用系であり、クラスタＮが待機系であ
るとする。このとき物理構成制御レジスタおよび論理構
成制御レジスタは共にポート回路Ａ，Ｂ，Ｃ，Ｎに対応
するビットが‘１’であり、その他のビットは‘０’で
ある。すなわちポートＡ，Ｂ，Ｃ，Ｎへのアクセスが有
効である。
つシステム記憶装置と、４つのクラスタＡ，Ｂ，Ｃ，Ｎ
とより成るＳＣＭＰシステムにおいて、各クラスタは
それぞれポート回路Ａ，Ｂ，Ｃ，Ｎに接続され、クラス
タＡ，Ｂ，Ｃが現用系であり、クラスタＮが待機系であ
るとする。このとき物理構成制御レジスタおよび論理構
成制御レジスタは共にポート回路Ａ，Ｂ，Ｃ，Ｎに対応
するビットが‘１’であり、その他のビットは‘０’で
ある。すなわちポートＡ，Ｂ，Ｃ，Ｎへのアクセスが有
効である。
【００２１】例えば運用中にクラスタＢが障害を起こし
動作不能になったとすると、他のクラスタＡ，Ｃ，Ｎの
何れか、例えばクラスタＣがそれを検出して論理構成制
御レジスタを書替えてポート回路Ｂに対応するビットを
‘０’にする。
動作不能になったとすると、他のクラスタＡ，Ｃ，Ｎの
何れか、例えばクラスタＣがそれを検出して論理構成制
御レジスタを書替えてポート回路Ｂに対応するビットを
‘０’にする。
【００２２】これでクラスタＢはシステムから論理的に
切り離される。そしてＯＳの判断によりクラスタＮが現
用系にされ、システム記憶装置内にそれまでクラスタＢ
が書き込んでおいた運用引継ぎ情報を読んで業務を引き
継ぐ。
切り離される。そしてＯＳの判断によりクラスタＮが現
用系にされ、システム記憶装置内にそれまでクラスタＢ
が書き込んでおいた運用引継ぎ情報を読んで業務を引き
継ぐ。
【００２３】保守要員は、ＳＶＰ画面の表示等により障
害クラスタを知り物理構成上も切離しを行い、保守修理
を行なう。クラスタＢの障害修理が終わると、保守要員
は物理構成制御レジスタを書き替えてそのクラスタを物
理的に復旧させた後にＯＳに通知する。ＯＳは論理構成
制御レジスタを書き替えて論理的にも結合状態にし、待
機系として組み込む。
害クラスタを知り物理構成上も切離しを行い、保守修理
を行なう。クラスタＢの障害修理が終わると、保守要員
は物理構成制御レジスタを書き替えてそのクラスタを物
理的に復旧させた後にＯＳに通知する。ＯＳは論理構成
制御レジスタを書き替えて論理的にも結合状態にし、待
機系として組み込む。
【００２４】以上の過程において、構成制御レジスタ４
が‘１’から‘０’へ変化する時点および‘０’から
‘１’へ変化する時点で、必要なポート回路のリセット
は自動的に行なわれ、保守要員は意識する必要がない。
が‘１’から‘０’へ変化する時点および‘０’から
‘１’へ変化する時点で、必要なポート回路のリセット
は自動的に行なわれ、保守要員は意識する必要がない。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
システムの再構成のとき、忘れたり誤操作したりし易い
操作を自動化し、より信頼度の高いＳＣＭＰシステムを
実現することができる。
システムの再構成のとき、忘れたり誤操作したりし易い
操作を自動化し、より信頼度の高いＳＣＭＰシステムを
実現することができる。
【図１】本発明の原理ブロック図である。
【図２】ＳＣＭＰシステムの説明図である。
【図３】従来技術のポート回路部のブロック図である。
1a〜1n ポート回路 ２ プライオリティ選択回路 ３ メモリアクセス制御回路 ４ 構成制御レジスタ（論理構成制御レジスタ） 5a〜5n ＡＮＤ回路 6a〜6n 信号保持回路 7a〜7n 立ち下がり／立ち上がり検出回路 8 ポート回路リセットコマンド 10 システム記憶装置 11a ，21a 〜21n ＳＶＰ 12 ＳＶＰ間通信パス 20a 〜20n クラスタ
Claims (1)
- 【請求項１】 複数の独立した処理システムであるクラ
スタ（20a 〜20n)を接続制御する複数のポート回路（1a
〜1n) と、ビット単位でポート回路の有効／無効を制御
し、任意のクラスタから書込みができる構成制御レジス
タ（４）とをもち、クラスタ（20a 〜20n)と共にＳＣＭ
Ｐシステムを構成するシステム記憶装置において、 構成制御レジスタ（４）のビットに対応して、そのビッ
トの変化を検出する立ち下がり／立ち上がり検出回路
（7a〜7n）を設け、 立ち下がり／立ち上がり検出回路（7a〜7n）の出力が
‘１’であるとき、対応するポート回路（1a〜1n) をリ
セットするように構成したことを特徴とするシステム記
憶装置（10）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00037093A JP3266956B2 (ja) | 1993-01-06 | 1993-01-06 | システム記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00037093A JP3266956B2 (ja) | 1993-01-06 | 1993-01-06 | システム記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06202896A true JPH06202896A (ja) | 1994-07-22 |
| JP3266956B2 JP3266956B2 (ja) | 2002-03-18 |
Family
ID=11471911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00037093A Expired - Fee Related JP3266956B2 (ja) | 1993-01-06 | 1993-01-06 | システム記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3266956B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006260072A (ja) * | 2005-03-16 | 2006-09-28 | Fujitsu Ltd | システム管理装置、情報処理装置およびシステム管理装置冗長化方法 |
| JP2006277210A (ja) * | 2005-03-29 | 2006-10-12 | Nec Corp | クラスタシステム、ブレードサーバの電源制御方法及びそのプログラム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008111137A1 (ja) * | 2007-03-09 | 2010-06-24 | 富士通株式会社 | 情報処理装置及びドメイン動的再構成処理方法 |
-
1993
- 1993-01-06 JP JP00037093A patent/JP3266956B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006260072A (ja) * | 2005-03-16 | 2006-09-28 | Fujitsu Ltd | システム管理装置、情報処理装置およびシステム管理装置冗長化方法 |
| JP4495015B2 (ja) * | 2005-03-16 | 2010-06-30 | 富士通株式会社 | システム管理装置、情報処理装置およびシステム管理装置冗長化方法 |
| JP2006277210A (ja) * | 2005-03-29 | 2006-10-12 | Nec Corp | クラスタシステム、ブレードサーバの電源制御方法及びそのプログラム |
| US7788517B2 (en) | 2005-03-29 | 2010-08-31 | Nec Corporation | Cluster system and method of controlling power-supply to blade servers included in cluster system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3266956B2 (ja) | 2002-03-18 |
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