JP2710195B2 - 記憶装置コントローラ - Google Patents

記憶装置コントローラ

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JP2710195B2
JP2710195B2 JP5307004A JP30700493A JP2710195B2 JP 2710195 B2 JP2710195 B2 JP 2710195B2 JP 5307004 A JP5307004 A JP 5307004A JP 30700493 A JP30700493 A JP 30700493A JP 2710195 B2 JP2710195 B2 JP 2710195B2
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/60—Software deployment
    • G06F8/65—Updates
    • G06F8/656—Updates while running

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は記憶装置コントローラ、
特にコンピュータ・システムを更新するためのシステム
および技術に関する。
【０００２】
【従来の技術】コンピュータ・システムは典型的にはそ
れに関連づけられるメモリ上のマイクロコードとして記
憶される方式(またはBIOS)に従って、多数の関連周辺デ
バイスの入出力オペレーションを制御するマイクロプロ
セッサを含む。入出力制御方式を変更する必要性が変化
するにつれて、これらの機能をマイクロプロセッサ上で
実行するマイクロコードの変更が必要とされる。典型的
には、これは該プロセッサを制御するマイクロコードを
変更することによって達成される。しかし、これにはい
くぶん問題がある。
【０００３】
【発明が解決しようとする課題】例えば、IBM社が発売
の3990装置のような記憶装置コントローラ(または「外
部記憶コントローラ」)は典型的には直接アクセス記憶
装置(DASD)の単一セットへのアクセスを可能にする2つ
のクラスタを含む。各クラスタは別々の電源系統を持
ち、各々それ自身のマイクロコードをロードする能力を
持つ。各クラスタは2つのマイクロプロセッサを持ち、
各マイクロプロセッサはその記憶装置への別々の経路を
提供する。各マイクロプロセッサの範囲内でマイクロコ
ードはそのホストによる記憶装置へのアクセスを統制す
る。各クラスタのマイクロコードを更新する伝統的方法
はマイクロコードがロードされ、クラスタが再初期化さ
れる間、そのクラスタのオペレーションの中断を伴う。
このプロシージャでは、従来システムのクラスタ当たり
最高0.5時間を必要とすることもある。本明細書におい
て、「中断」とは新しいマイクロコードが電源オン/リ
セットを用いて両クラスタにロードされるまでユーザが
コントローラの背後のデータにアクセスすることができ
ないことを意味する。従って、長いサービス中断は一般
に望ましくない。
【０００４】さほど望ましいことではないが、代替的ア
プローチは更新するマイクロコードを小幅の変更に制限
することである。しかし、これはマイクロコードにおけ
る重要で大幅な変更が必要な場合実際的でない。
【０００５】かくして、制御プロセッサのオペレーショ
ンにおける最小限の中断をもってマイクロコードを大幅
に更新する技術の必要性が当業界に存在する。
【０００６】
【課題を解決するための手段】上記必要性を満たすた
め、本発明は古いプロセッサ・マイクロコードを稼働さ
せているコンピュータ・システムに最小限のオペレーシ
ョン中断で新しいプロセッサ・マイクロコードを自動的
に導入するシステムを提供する。新しいマイクロコード
はコンピュータ・システムにロードされ、複数の更新変
数の値を識別するため古いマイクロコードと比較され
る。コンピュータ・システムのオペレーションの変更は
更新変数の値を基にオペレーションの中断なしに行われ
る。
【０００７】本発明の特定の実施例においては、システ
ムはマイクロコードを含んでおり、このマイクロコード
内で資源管理変数にラベルがつけられ、所定の値が与え
られている。資源管理変数は当該システムの更新を行う
ためどの資源を制御するかを決定するため古いコード中
の対応する変数と比較される。このようにして、マイク
ロコードにおける大幅な変更が自動的にかつ中断なしに
実施される。
【０００８】このように、本発明は多重プロセッサを有
する記憶装置コントローラにおいて記憶装置コントロー
ラのオペレーションを中断することなくマイクロコード
を更新する技術を提供するものである。記憶装置コント
ローラが第2のプロセッサにより作動されている間に、
新マイクロコードが第1のプロセッサにロードされる。
新マイクロコードを旧マイクロコードと比較することに
より、更新変数が識別され、記憶装置コントローラのオ
ペレーションの中断を招くことの内容、更新変数の値に
応じて両プロセッサにおける特定の機能が経路変更され
または中止される。
【０００９】
【実施例】典型的従来のメインフレーム・コンピュータ
・システムを、管理されなければならない資源の観点か
ら理解することによって、本発明の理解が容易になる。
これにより、資源を管理するプロセッサ・マイクロコー
ドの変更または更新の必要性の理解が容易になるであろ
う。
【００１０】図1はデータ処理システム10の概略ブロッ
ク図を示す。システム10は記憶装置コントローラ12、複
数のホスト・コンピュータ14、16、18および20および複
数の直接アクセス記憶装置(DASD) 22-32を含む。現在、
ディスク駆動装置はDASDの最も一般的型である。大規模
な複数コンピュータ・データ処理システムにおいては多
数の直接アクセス記憶装置が複数のコンピュータに接続
される。
【００１１】記憶装置コントローラ12はホストコンピュ
ータ14-20とDASD 22-32との間に論理上位置する。記憶
装置コントローラ12はデータ・レコードの転送のため特
定のコンピュータと磁気ディスク装置との間の接続およ
び切断を取り扱う。
【００１２】IBM 3990型記憶装置コントローラは磁気デ
ィスク装置およびホストコンピュータとの間の接続を制
御するために使用される記憶装置コントローラの1つの
例である。ホスト・コンピュータ14-20は典型的にはIBM
3090、ES 9000またはその他の同等のシステムのような
メイン・フレーム・システムである。
【００１３】IBM 3990モデル3コントローラはホスト・
コンピューターからの最高16個のチャネルと最高64個の
磁気記憶装置を扱うことができる。それゆえ、ホスト・
コンピュータ14-20は最低1個最高4個のチャネルで記憶
装置コントローラ12に接続される。例えば、ホスト・コ
ンピューター20はチャネル34(a)、34(b)、34(c)および3
4(d)によって記憶装置コントローラ12に接続される。図
1では、4個のホスト・コンピュータ・システムおよび6
個の直接記憶装置がで示されているが、記憶装置コント
ローラ12は更に追加のチャネルおよび直接アクセス記憶
装置を扱うことができる。
【００１４】図2は記憶装置コントローラ12をより詳細
に示す。記憶装置コントローラ12は2つの記憶装置クラ
スタ36および38から構成され、各クラスタはホスト・コ
ンピュータと直接アクセス記憶装置との間の選択的接続
を可能とする。クラスタ36と38は別々の電源から電力を
供給されている。第1のクラスタ36は関連する記憶装置
経路48および50、共用制御アレイ64およびキャッシュ・
メモリ58を持つ第1の多重経路記憶装置指示機構62を備
え持つ。第2のクラスタ38は関連する記憶装置経路52お
よび54、共用制御アレイ(以下SCAと呼称する)66および
不揮発性記憶域60を持つ第2の多重経路記憶装置指示機
構63を備え持つ。
【００１５】図3は記憶装置経路のブロック図である。
記憶装置経路48は上部ポートによって多重経路記憶装置
指示機構に下部ポートによって複数の直接アクセス記憶
装置に接続されている。同期操作中の直接アクセス記憶
装置の1つと多重経路記憶装置指示機構62との間のデー
タ転送は(必要な場合)転送速度変更バッファ76によって
支援される自動データ転送機構74を通して行われる。転
送速度変更バッファ76はディスク駆動型記憶装置のデー
タ転送速度とホスト・コンピュータへのチャネルの動作
速度との間の相違を補完する。典型的には、チャネルは
直接アクセス記憶装置より速い速度でデータを扱う。
【００１６】ポート・アダプタ72はキャッシュ58、不揮
発性記憶域60および下部ポートの間のデータ転送を制御
する。ポート・アダプタ72はまたキャッシュ58と上部ポ
ートとの間のデータ転送を制御する。上述のように、キ
ャッシュ58と不揮発性記憶域60の存在によってディスク
およびチャネル接続の物理的同期を待つことなく、一定
のデータ転送の論理的完結が可能となる。記憶装置経路
48のすべてのオペレーションはマイクロプロセッサ78の
制御下で行われる。プロセッサ制御マイクロコードは記
憶装置コントローラのオペレーションを制御するため記
憶装置経路の中のマイクロプロセッサによって実行され
る。それゆえ、各記憶装置経路は実際にそれ自身のマイ
クロプロセッサに基づく独立型コントローラである一
方、記憶装置経路はトランザクションに関連する接続、
切断および再接続を扱うための同期機能を実行するため
SCAを介してプロセッサ制御情報を共有する。
【００１７】図2に戻って、記憶装置コントローラ中の
各記憶装置経路は記憶装置コントローラのオペレーショ
ンを支援するために使われる3種のアドレス可能なメモ
リ装置へのアクセスを行う。その3種のメモリデバイス
はキャッシュ58、不揮発性記憶域60および共用制御アレ
イ(SCA) 64/66である。これら3種のメモリデバイスと非
同期動作構成体がIBM 3990コントローラの共有構造を構
成する。
【００１８】キャッシュは頻繁にアクセスされる命令お
よびデータのため高速記憶デバイスとして使われるコン
ピュータ・メモリの付加機構として、アプリケーション
に最もよく知られている。あるレコードの最後の使用以
降の時間の長さが使用頻度の指標として使われる。キャ
ッシュはシステム・メモリの内容が最後の使用時点以降
古くなるという点でシステム・メモリと区別される。コ
ンピュータ・メモリ空間においては、プログラム・デー
タはデータがアドレス空間獲得アクセスにおいてアドレ
ス空間を争う前に解放されなければならない。キャッシ
ュにおいては、メモリ空間に対する競争はデータが最も
古くに使用されたデータになった時、そのデータをキャ
ッシュから落とすことになる。たまにアクセスされるデ
ータが定期的にキャッシュに入っても、それらは「古く
なる」という傾向があり、キャッシュから落とされる。
キャッシュの内容はシステム・メモリ中に重複して存在
する。記憶装置コントローラ・キャッシュは直接アクセ
ス記憶装置と記憶装置コントローラのために上記キャッ
シュと類似した機能を実行する。直接アクセス記憶装置
の磁気媒体とのデータ読み取りおよび書き込みはかなり
時間を費やす。
【００１９】その読取りおよび書込み操作を遅くしてい
る要因には、レコード位置を磁気変換器と整合するよう
に合わせるために磁気ディスクが必要とする時間と、デ
ータの読み取り/書き込みに使われる磁気変換器の帯域
幅の制約とがある。頻繁にアクセスされるデータをキャ
ッシュに重複して保持することによって、データの読取
り時間は減らされ、データ記憶システムのスループット
はかなり改良される。記憶装置のバイト当たりの費用の
観点から、高速素子は特に磁気媒体記憶装置と比較する
と高価である。従って、キャッシュは記憶装置と比較し
て非常に小さい。キャッシュが利用できなくなった時、
ホストからの「Make Cache Available」コマンドが受け
取られるまでそのキャッシュへのアクセスは行われな
い。
【００２０】不揮発性記憶装置(NVS)はバッファリング
機能のためキャッシュのバックアップを果たす。NVSへ
のアクセスは直接アクセス記憶装置へのアクセスより速
いが、キャッシュへのアクセスより一般に遅い。データ
は電源異常の場合キャッシュをバックアップするためキ
ャッシュとNVSに分岐して与えられる。NVSに書かれるデ
ータは磁気媒体に書かれるのと同様に安全であるものと
してと扱われて来た。NVSへのデータ記録の実行時点
で、データが成功裏に記憶されたという信号がホスト・
コンピュータへ与えられる。NVSはFastWrite(迅速書き
込み)操作のために必要であり、またDualCopy(重複複
写)のペアを確立するため必要とされる。仮にキャッシ
ュが利用できなくなるならば、キャッシュ利用不可プロ
セスの間すべてのFastWriteデータは実行されず、キャ
ッシュが利用可能となるまで新たなFastWriteデータはN
VSに書かれない。キャッシュが利用できない時、NVSはD
ualCopyのため一次デバイスと二次デバイスとの間で同
期がとれないシリンダを定義するビット・マップを維持
することを必要とされる。
【００２１】共用制御アレイ(SCA)はすべての記憶装置
経路上で共有されるメモリ配列である。典型的SCAには2
つのタイプのデータがある。その第1はDASDを支援する
データであり、第2はキャッシュとその拡張機能(すなわ
ちFastWriteとDualCopy)を支援するためのデータであ
る。
【００２２】メイン・フレーム・コンピュータにとって
のもうひとつの使用可能資源は非同期動作エレメント(A
WE)である。AWEはデータをキャッシュから取り出し、DA
SDに書き込むか書き込み禁止を行うプロセッサによって
実行されるタスクである。これら構造はキャッシュ機能
コントローラが必要とする非同期機能を制御する内部動
作エレメント、すなわちPack Change(パック変更)、実
行禁止の修正データ、キャッシュ空間管理等々を制御す
る。
【００２３】3990コントローラの2つのクラスタはデー
タ構造を共有する。システム変更の操作上の要求やシス
テムの新しい改善された機能が出現するのに伴って、特
に上述の多くの資源の管理に関するシステム・オペレー
ションの変更が必要とされる。これらの変更はマイクロ
プロセッサ78を通してシステムのオペレーションを制御
するマイクロコードを変更することによって実行され
る。
【００２４】上述のとおり、マイクロコードの大幅な変
更を行う従来方法では、新しいマイクロコードが典型的
には支援機構(図2のディスケット機構68と69)を通して
マイクロプロセッサ・メモリにロードされる間、システ
ム・オペレーションの中断が起きる。各クラスタのマイ
クロコードを更新する伝統的方法はマイクロコードがロ
ードされ、クラスターが再初期化される間、そのクラス
タのオペレーションの中断を伴う。このプロシージャが
最高0.5時間要するので、サービス中断は一般的に望ま
しくない。
【００２５】制御プロセッサのオペレーションにおける
最小限の中断をもってマイクロコードを大幅に更新する
技術に対する当業界の必要性が本発明によって満たされ
る。本発明は古いプロセッサ制御コードを走らせている
コンピュータ・システムに、最小限のオペレーション中
断で新しいプロセッサ制御コードを自動的に導入するシ
ステムを提供する。
【００２６】3990コントローラに関連して、影響を受け
る共有構造はキャッシュ・オペレーションの間しか使わ
れない。この時、キャッシュは使用不可とされ、新しい
マイクロコードが中断なしに導入できる。詳細に以下で
検討されるように、新しいコードがコンピュータ・シス
テムにロードされ、複数の更新変数の値を識別するため
古いコードと比較される。コンピュータ・システムのオ
ペレーションの変更は更新する変数の値を基にオペレー
ションの中断なしに実行される。
【００２７】本発明の特定の実施例においては、システ
ムはマイクロコードを含んでおり、このマイクロコード
内で資源管理変数にラベルがつけられ、所定の値が与え
られている。資源管理変数は当該システムの更新を行う
ためどの資源を制御するかを決定するため古いコード中
の対応する変数と比較される。このようにして、マイク
ロコードにおける大幅な変更が自動的にかつ中断なしに
実施される。
【００２８】デバイスSCAの構造は歴史的に安定してい
て、一般的には新しいマイクロコードが新しいデバイス
のタイプを支持する時にのみ変更される。変更が起きる
時、既存のフォーマットを使用する既存のデバイスのた
めSCAにデータを記憶するように、更新の間、新しいマ
イクロコードが実行される。新しいフォーマットは新し
いデバイスのためにのみ使われる。これはSCA上のデー
タのフェッチおよび記憶に影響を及ぼすだけである。記
憶装置経路の範囲内の制御記憶域は共有されないので、
新しいマイクロコードの制御記憶域で使われる構造は単
一のフォーマットで実行されることができる。
【００２９】以下のステップによって、本発明によって
与えられる同時並行の非中断マイクロコード導入シナリ
オが定義される。 １.ホストからクラスタへのチャネル経路をオフに変え
る ２.当該クラスタへのインターフェースをディスエーブ
ルにする ３.ディスエーブルのクラスタへの支援機構を使用する ４.新しいディスケットをロードする ５.支援機構を使ってクラスタを再開する ６.インターフェースをイネーブルとする ７.ホストからクラスタへのチャネル経路をオンに変え
る ８.他のクラスタに対して上記ステップを繰り返す 本発明の重要な点はマイクロコード導入変数(MIV)の識
別である。導入値は新リリース毎に各変数に割り当てら
れる。リリース間でMIV値が変わる場合だけ、措置が講
じられる。かくして、共有される構成が変更される場合
デバイスに影響を及ぼさない非中断導入が行われる。
【００３０】実施例で以下の導入変数が定義される。 Disruptive(中断)＝ 新しいマイクロコードはオペレー
ションを中断する Cache Unavailable (キャッシュ使用不可)＝ 導入プロ
セスの間キャッシュは使用不可とされねばならない NVS Unavailable (NVS使用不可)＝ 導入プロセスの間NV
Sは使用不可とされねばならない AWE Limiting (AWE制約)＝ すべてのAWEは導入プロセス
の間マイクロコードの最新レベル上で実行できなければ
ならない Reserved(予備)＝ 未定義の変数の追加のため予約され
るメモリ空間。
【００３１】実施例においてはこれらの変数はゼロの値
を割り当てられる。
【００３２】導入の間、導入される新しいマイクロコー
ドによってマイクロプロセッサ78は新しいマイクロコー
ドのMIV値を古いマイクロコードのMIV値と比較する。下
記リストは新旧マイクロコード間の導入値が等しくない
場合、マイクロコードによって起動される処理を定義す
る。 Disruptive 変数：プロセスは完了しない。メッセージ
が支援機構(SF)のパネル上に書かれる。 Cache Unavailable 変数：もしもキャッシュが使用可能
であれば、導入プロセスは止められ、キャッシュは自動
動作モードで使用不可とされるか、または導入プロセス
を再開する前にキャッシュを使用不可とするようカスト
マ・エンジニア(CE)に指示するメッセージがSFパネルに
書かれる。 NVS Unavailable 変数:もしもNVSが使用可能であれば、
導入プロセスは止められ、NVSは自動動作モードで使用
不可とされるか、または導入プロセスを再開する前にNV
Sを使用不可とするようカストマ・エンジニア(CE)に指
示するメッセージがSFパネルに書かれる。 AWE Limiting 変数：マイクロコードは直前にロードさ
れたクラスタ上のAWEのみを実行する。
【００３３】導入変数値は各記憶装置経路のマイクロプ
ロセッサ・メモリ(制御記憶域)に収納される。クラスタ
が初期マイクロコード・ロード(IML)を経験する時、他
のクラスタがロードされたか否かを判断するためのチェ
ックが行われる。他のクラスタがロードされていないな
らば、導入変数値はその制御記憶域からSCAへ移動され
る。他のクラスタがロードされているならば、導入変数
値はSCAに現在記憶されている値と比較される。その差
の大きさと無関係に、または旧よりも新が小ならば、比
較は「等しくない」である。このことにより、改良版と
同様「古いコード」の導入をも容易とされる。
【００３４】本発明の1つの実施例においては、Disrupt
ive(中断)変数の値が等しくないならば、記憶装置機構
が保守用制御盤上のメッセージを表示するために使わ
れ、導入プロセスは中止される。もしもCache unavaila
ble 変数値が等しくないならば、そのキャッシュの状態
が「使用不可」であることを確認するチェックが行われ
る。もしもそれが使用不可であれば、SCA上の古い値を
新しい値に置き換え、その導入は継続する。もしもキャ
ッシュが使用可であれば、保守用制御盤上にメッセージ
を表示するためSFが使われ、導入プロセスは停止させら
れる。
【００３５】NVS Unavailable信号に対する処理はCache
Unavailableに対する処理と同一である。
【００３６】AWE Limiting 変数値が等しくないなら
ば、新しい値がSCAに記憶され、再初期化が起動され
る。再初期化によって、AWEは一旦終了させられつぎに
再初期化される。AWE limiting 変数値がSCA上の値に等
しい記憶装置経路(図3参照)上でのみAWEは実行される。
このことが新しいマイクロコードだけが新しい構造に関
し実行できることを可能にする。古いマイクロコードに
よる新しいAWEの作成はそれらが古い構成を使用して作
成されるので阻止される。ダウン・レベルのSP上で新し
いAWEを作成する試みがなされる場合「in-progress(進
行)」コードを返すことによってこれが行われる。この
「in-progress」コードによって、当該作成プロセスは
他のSPへ振り向けられる。
【００３７】この作成機能は非AWE作成を拒絶するため
に修正され、(デバイスヘッドの移動のような)非同期的
デバイス保守や(例えばPerform Subsystem Functionお
よびSet System Modeなどのような)チャネル・コマンド
を止める。Pack-Changes の作成はマイクロコードのど
のレベル上でもできるが、その実行は新しいマイクロコ
ード上でのみ行なわれる。
【００３８】上記のマイクロコードは新しいマイクロコ
ードの導入において操作員のなにがしかの介入をもたら
す。図4から図5はマイクロコード導入が自動的に操作員
の介入なしに実行される本発明の別の好ましい実施例を
示す流れ図である。下記の表1および2はマイクロコード
の導入を支援するための本発明の使用例を示す。この例
の中でマイクロコード・リリースは以下のように定義さ
れる。 リリース6.0＝ 新しいハードウェア・プラットホームを
サポートする3990マイクロコードのリリース リリース6.1＝ 共有される構造を更新していない改良 リリース7.0＝キャッシュ・アルゴリズムを変更 リリース8.0＝新しいデバイス形式および変更されたAWE
構成のサポートの追加。
【００３９】
【表１】 4つのマイクロコード・リリースのための変数値リリース Disruptive Cache Unavailable NVS Unavailable AWE Limiting 6.0 0 0 0 0 6.1 0 0 0 0 7.0 0 1 0 0 8.0 0 2 1 1
【００４０】
【表２】 導入プロセス旧レベル 6.0 6.1 7.0 8.0 6.0 非中断 非中断 非中断 非中断 キャッシュと キャッシュ NVS使用不可 使用不可 AWE新レベル に限定 6.1 非中断 非中断 非中断 非中断 キャッシュと キャッシュ NVS使用不可 使用不可 AWE新レベル に限定 7.0 非中断 非中断 非中断 非中断 キャッシュと キャッシュ キャッシュ NVS使用不可 使用不可 使用不可 AWE新レベル に限定 8.0 非中断 非中断 非中断 非中断 キャッシュと キャッシュと キャッシュと NVS使用不可 NVS使用不可 NVS使用不可 AWE新レベル AWE新レベル AWE新レベル に限定 に限定 に限定 かくして、本発明はある特定の適用のための特定の実施
例を参照して記述された。通常の技能を持ち本発明の内
容へのアクセスを行う当業者は本発明の範囲内で修正や
適用や実施例の追加を認めるであろう。例えば、本発明
は記憶装置コントローラに関する使用に限定されない。
本発明は時々更新される制御コードを使用するコンピュ
ータ・システムで使われることもできる。
【００４１】
【発明の効果】マイクロコードの大幅な変更を行う従来
方法では、新しいマイクロコードをマイクロプロセッサ
・メモリにロードする間、システム・オペレーションの
中断が起きた。本発明によって、古いプロセッサ制御コ
ードを稼働させているコンピュータ・システムに新しい
プロセッサ制御コードを自動的かつ最小限のオペレーシ
ョン中断をもって導入することが可能となる。
【図面の簡単な説明】
【図１】 データ処理システムのブロック図である。
【図２】 図1のデータ処理システムの記憶装置コント
ローラのブロック図である。
【図３】 図1のデータ処理システムの記憶装置コント
ローラのための記憶装置経路のブロック図である。
【図４】 マイクロコード導入が自動的かつ操作員介入
なしに実行される好ましい実施方法を図示している流れ
図である。
【図５】 図4の継続で、マイクロコード導入が自動的
かつ操作員介入なしに実行される好ましい実施方法を図
示している流れ図である。
【図６】 図5の継続で、マイクロコード導入が自動的
かつ操作員介入なしに実行される好ましい実施方法を図
示している流れ図である。
【符号の説明】
10 システム 12 記憶装置コントローラ 14、16、18、20 ホスト・コンピュータ 22、24、26、28、30、32 DASD 36、38 記憶装置クラスタ 48、50、52、54 記憶装置経路 58 キャッシュ 60 不揮発性記憶域(NVS) 62、63 多重経路記憶装置指示機構 64、66 共用制御アレイ(SCA) 68、69 支援機構(SF) 70、71 ディスケット読取機構 72 ポート・アダプタ 74 自動データ転送機構 76 転送速度変更バッファ 78 マイクロプロセッサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベルン ジョン レグボルド アメリカ合衆国アリゾナ州 ツーソン ノース・アベニダ・エンパルム 2710番 地 (56)参考文献 特開 昭58−31439（ＪＰ，Ａ) 特開 平１−199231（ＪＰ，Ａ) 特開 平４−148235（ＪＰ，Ａ) 特開 平５−100843（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 第1マイクロコードを実行している第1プ
    ロセッサ及び前記第1マイクロコードを実行している第2
    プロセッサと、前記第1プロセッサ及び前記第2プロセッ
    サの間でデータ記憶のために共有されている記憶装置
    と、前記記憶装置に記憶されている全データに対する前
    記第2プロセッサによるアクセスを中断することなく前
    記第1マイクロプロセッサ内のマイクロコードを更新す
    る手段とを含む記憶装置コントローラにおいて、 前記更新する手段は、前記第1プロセッサに前記第2マイ
    クロコードを導入する第1手段、前記第1プロセッサに第
    2マイクロコードを導入している間に前記第2マイクロコ
    ードを前記第1マイクロコードと比較し第1組の更新変数
    を識別する第2手段、及び前記第1組の更新変数の値に基
    づいて前記記憶装置コントローラのオペレーションを中
    断なしに変更する第3手段を有することを特徴とする記
    憶装置コントローラ。
  2. 【請求項２】 前記更新する手段は、前記第2プロセッ
    サに前記第2マイクロコードを導入する第4手段、前記第
    2プロセッサに前記第2マイクロコードを導入している間
    に前記第2マイクロコードを前記第1マイクロコードと比
    較し第2組の更新変数の値を識別する第5手段、及び前記
    第2組の更新変数の値に基づいて前記記憶装置コントロ
    ーラのオペレーションを中断なしに変更する第6手段を
    有することを特徴とする請求項1記載の記憶装置コント
    ローラ。
JP5307004A 1992-12-15 1993-11-15 記憶装置コントローラ Expired - Fee Related JP2710195B2 (ja)

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