JPH0916426A - ２ポートコンソールを持つフォールトトレラントコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】 フォールトトレラントコンピュータにおいて
ケーブルの接続切り替え作業を行うことなく単一のコン
ソール装置でシステム監視や保守を行うことができるよ
うにする。 【構成】 第１，第２のデータ処理ブロックと、第１，
び第２の入出力装置と、前記第１および第２のデータ処
理ブロックの動作状態等を表示すると共に、各種の指令
を入力するための第３および第４の入出力装置と、前記
第１のデータ処理ブロックと第１，第３の入出力装置と
の間に接続される第１の接続装置と、前記第２のデータ
処理ブロックと第２，第４の入出力装置との間に接続さ
れる第２の接続装置と、前記第３の入出力装置と第４の
入出力装置の両方に物理接続され、第１および第２のデ
ータ処理ブロックの両方の動作状態等を処理ブロック別
に表示すると共に、各種の指令を処理ブロック別に入力
するコンソール装置とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入出力装置のみなら
ず、プロセッサやメモリも含めた装置全体を２重化した
２ポートコンソールを持つフォールトトレラントコンピ
ュータ（高信頼化コンピュータ）に関するものである。

【０００２】

【従来の技術】交通管制システム、金融システムなどの
社会の根幹を占める機能をコンピュータが担うようにな
ってきている。これらの機能を担うコンピュータに障害
が発生し動作が停止すると、社会に大きな混乱を与え
る。従って、コンピュータの信頼性が益々要求されてき
ている。

【０００３】このようなコンピュータに対する高信頼化
の要求は、電子制御（コントローラ）の分野で従来より
研究がなされており、特開昭５７−２０８４７号公報に
示されているような多重計算機システムが提案されてい
る。

【０００４】特開昭５７−２０８４７号では、高信頼化
の方式として複数のコンピュータで同一の演算を行わせ
て、データ出力の時点でこれらを比較し、正しいものを
出力する方法が示されている。このような方法は、ソフ
トウエアで出力のタイミングを合わせて、比較すること
が前提となっており、比較的小規模な制御システムなら
ば適用可能である。しかし、大規模かつ複雑な動きをす
る近年のアプリケーションソフトウエアでは、データ比
較のために多大な工数が必要となり適用できない。この
ような問題点に対応するために、ハードウエア主体でデ
ータ比較を行う下記のような高信頼化技術が提案されて
いる。

【０００５】コンピュータの高信頼化（フォールトトレ
ランス：Fault-tolerance)技術に関しては、特開平２−
２０２６３８号公報（文献１）、「日経エレクトロニク
ス」（１９８３年５月９日号第１９７頁から第２０２頁
＝文献２）、米国特許第４９０７２２８号（特開平１−
１５４２４０号）及び米国特許第５２５５３６７号（特
開平１−１５４２４１号）、特開平４−２４１０３９号
に提案されたものががある。

【０００６】上記の従来技術は、いずれもソフトウエア
実行に必要な最小限の環境であるプロセッサとメモリを
多重化し、これらの部分に障害が発生したときにはハー
ドウエアで障害部位を切り離し、プログラムの継続を保
証しようとするものである。すなわち、プログラムから
は、プロセッサとメモリ部分の障害が全く見えない（透
過）ことを実現するものであり、高信頼システム構築の
ための特殊なプログラミングを軽減するための技術であ
る。

【０００７】また、上記文献２で示されている「Pair a
nd spare法」と呼ばれる方法により、自己診断機能のあ
る入出力装置から成る配線基板２枚を１組にして動作さ
せ、片方の配線基板上の回路でフォールトが生じた場合
には、もう一方の配線基板上の回路で処理を動作を続け
ることにより、フォールト発生時でもチェックポイント
リスタート(chekpoint restart)と呼ばれるフォールト
発生時点以前のチェックポイントからの処理のやり直し
動作を不要にし、入出力装置の高信頼化を図ろうとする
ものである。

【０００８】ところで、プロセッサやメモリ、入出力装
置を２重化した場合、それぞれの系の監視や保守を如何
にして行うかが問題になる。

【０００９】最も単純な考え方によれば、各系統別にコ
ンソール装置を設け、各系統別のシステム監視や保守を
行う構成がある。しかし、コンソール装置が２台必要に
なるうえ、現用系と待機系とが障害発生時点毎に交代す
るため、運用が面倒である。

【００１０】そこで、コンソール装置を１台とし、現用
系に障害が発生したならば、コンソール装置のケーブル
を待機系に接続し直す構成が考えられる。

【００１１】

【発明が解決しようとする課題】しかしながら、コンソ
ール装置を１台とし、現用系に障害が発生したならば、
コンソール装置のケーブルを待機系に接続し直すように
構成した場合、接続作業が面倒であるうえ、接続作業中
はコンソール装置が実在しないことになるため、この接
続作業中の障害を見逃し、システム全体の動作停止を招
いてしまう等の問題が起こる。

【００１２】一方、上記の従来技術で示されている多重
計算機システムは、一般に流通している汎用プロセッサ
を用いてその周辺回路に特別な工夫を行って多重化した
ＣＰＵを実現しており、同じ汎用プロセッサを用いた通
常のデータ処理装置やワークステーションやパーソナル
コンピュータと比較すると、コストの増大やハードウエ
ア・ソフトウエアのオーバヘッドの増大が避けられない
ものとなっている。

【００１３】特に近年、汎用プロセッサは急激に性能を
向上させており、この高速プロセッサを用いた通常のデ
ータ処理装置やワークステーソンやパーソナルコンピュ
ータの開発速度は、早まる一方である。このことは、同
じプロセッサを用いても特別な周辺回路を必要とする高
信頼化計算機と通常のデータ処理装置やワークステーソ
ンやパーソナルコンピュータとの性能価格差がさらに開
いていく問題が内在することを意味する。

【００１４】本発明は、これらの問題に鑑みてなされた
ものであり、その目的は、ケーブルの接続切り替え作業
を行うことなく単一のコンソール装置でシステム監視や
保守を行うことができ、さらに汎用計算機と共通性が高
く、汎用計算機と共同開発可能で性能価格性の高い２ポ
ートコンソールを持つフォールトトレラントコンピュー
タを提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、プログラム及びデータを格納する第１の
メモリと該メモリからプログラム及びデータを取り出し
て処理する第１のデータ処理装置を有する第１データ処
理ブロックと、プログラム及びデータを格納する第２の
メモリと該メモリからプログラム及びデータを取り出
し、前記第１のデータ処理装置と同一のクロックに従っ
て処理する第２のデータ処理装置を有する第２のデータ
処理ブロックと、前記第１及び第２のデータ処理ブロッ
クの指定により処理結果を格納または外部に送出するた
めの第１および第２の入出力装置と、前記第１および第
２のデータ処理ブロックの動作状態等を表示すると共
に、各種の指令を入力するための第３および第４の入出
力装置と、前記第１のデータ処理ブロックと第１，第３
の入出力装置との間に接続される第１の接続装置と、前
記第２のデータ処理ブロックと第２，第４の入出力装置
との間に接続される第２の接続装置と、前記第１の入出
力装置と第２の入出力装置の両方に物理接続され、処理
結果を格納または外部に送出する入出力デバイスと、前
記第３の入出力装置と第４の入出力装置の両方に物理接
続され、第１および第２のデータ処理ブロックの両方の
動作状態等を処理ブロック別に表示すると共に、各種の
指令を処理ブロック別に入力するコンソール装置とを備
え、さらに、前記第１及び第２の接続装置は第１及び第
２のデータ処理ブロックからの指示により第１、第２、
第３、第４の入出力装置と入出力デバイスとの論理接続
を切り離す手段を備えることを特徴とする。

【００１６】さらに、前記第１，第２の接続装置は、第
２のデータ処理ブロックの障害時に第１のデータ処理ブ
ロックの入出力バスを第２，第４の入出力装置に接続す
る第１のバススイッチと、第１のデータ処理ブロックの
障害時に第２のデータ処理ブロックの入出力バスを第
１，第３の入出力装置に接続する第２のバススイッチと
をさらに備えることを特徴とする。

【００１７】

【作用】上記構成によれば、メモリやデータ処理装置、
入出力装置および入出力デバイスは全て２重化されてお
り、データ処理装置は電源投入による初期立ち上げ時
に、同一のクロック（同一周波数、同一位相のクロッ
ク）によってメモリクリア等の初期化動作を独立して行
う。初期化動作が終了したならば、それを互いに確認
し、同じタイミングで同じプログラムを同じ順番で実行
し始める。

【００１８】すなわち、２系列のデータ処理ブロックが
同一タイミングで同一処理を開始する。

【００１９】この状態で、第１，第２の接続装置は、第
１または第２のデータ処理ブロックと第１，第２の入出
力装置との間でのデータアクセスを中継する。

【００２０】この場合、第１，第２の接続装置はハード
ウェアによってデュアル動作を行っているが、第１，第
２の入出力装置はオペレーティングシステム（ＯＳ）に
よっていずれか一方が現用系、他方が待機系に設定され
る。

【００２１】例えば、第１の入出力装置が現用系、第２
の入出力装置が待機系に設定されたものとすると、第１
の入出力装置で障害が発生した時は、第１の接続装置が
第１のデータ処理ブロック（第１のデータ処理ブロック
が障害の時には第２のデータ処理ブロック）からの指示
により、該当する第１の入出力装置との論理的接続を切
り離し、他方の第２の入出力装置を使用することによっ
て、入出力デバイスでの処理を継続する。

【００２２】一方、第１のデータ処理ブロックに障害が
発生した場合は、バススイッチによって第２のデータ処
理ブロックの入出力バスを第１，第２の入出力装置に接
続し、正常な第２のデータ処理ブロックでの処理を継続
させる。

【００２３】このように、データ処理ブロックと入出力
装置とを接続装置を介して接続し、かつ接続装置をデー
タ処理装置（ＣＰＵ）のような非常に高速で高度な実装
技術が要求される部分に設けるのでなく、入出力装置と
の低速なインタフェース部分に設けることにより、ＣＰ
Ｕと入出力装置とを通常のデータ処理装置やワークステ
ーションやパーソナルコンピュータ等と共通化でき、高
信頼性の２重化計算機を通常のデータ処理装置やワーク
ステーションと共同開発することが可能になる。

【００２４】他方、コンソール装置は、現用系と待機系
のデータ処理ブロックのシステム監視情報を両者が区別
できる形式で同一画面に表示する。

【００２５】例えば、現用系のシステム監視情報は大き
な画面サイズ、待機系のシステム監視情報は現用系より
も小さな画面サイズで表示する。あるいは、現用系のシ
ステム監視情報は最前面のウィンドウ画面に表示し、待
機系のシステム監視情報は現用系に隠れたウィンドウ画
面に表示する。

【００２６】この状態で、現用系のデータ処理ブロック
または入出力装置に障害が発生し、現用系と待機系が切
り替えられた場合は、現用系と待機系の表示画面が切り
替えられる。

【００２７】この切り替えは、現用系と待機系とを切り
替えるオペレーティングシステムからコンソール装置に
対し切り替えコマンドを出力することによって実行され
る。

【００２８】従って、コンソール装置のケーブルの接続
変更作業を行うことなく、現用系のシステム監視情報を
把握可能になる。

【００２９】また、障害が発生した系に対しては、その
系が待機系に切り替えられているので、その待機系の表
示画面を用いて自己診断テストなどの指令を入力し、独
立して自己診断や点検作業を行うことができる。

【００３０】この場合の自己診断の範囲は、対象とする
系の全部またはコマンドで指定した部位である。

【００３１】

【実施例】以下、本発明の一実施例を図面を用いて説明
する。

【００３２】図１は、本発明のフォールトトレラントコ
ンピュータの一実施例を示す概略構成図であり、大別す
ると、第１，第２のデータ処理装置（ＣＰＵ）１Ａ，１
Ｂと、第１，第２の接続装置（ＤＳＢＡ：Dual System
Bus Adapter）２Ａ，２Ｂと、第１，第２の入出力装置
群３Ａ，３Ｂと、第１，第２の入出力デバイス（例え
ば、ディスク装置）４Ａ，４Ｂと、単一の２ポート形式
のコンソール装置５とから構成されている。

【００３３】これらの各構成要素は、コンソール装置を
除いてＡ系とＢ系に区分されている。図１では、符号に
Ａを付加したものがＡ系、Ｂを付加したものがＢ系であ
ることを示している。

【００３４】第１，第２のデータ処理装置（ＣＰＵ）１
Ａ，１Ｂは、プログラム及びデータを格納するメモリと
該メモリからプログラム及びデータを取り出して処理す
るものであり、両者は同一周波数および同一位相のクロ
ックに従って同一のデータ処理を並行して処理する。

【００３５】第１，第２の接続装置（ＤＳＢＡ：Dual S
ystem Bus Adapter）２Ａ，２Ｂは、第１，第２の入出
力装置群３Ａ，３Ｂに接続されたディスク装置，回線制
御装置等の各種入出力デバイスとの間でのデータアクセ
スを中継するものであり、それぞれ２つの接続装置２Ａ
１，２Ａ２，２Ｂ１，２Ｂ２から構成され、第１のデー
タ処理装置１Ａに障害が発生した時には、第２のデータ
処理装置１Ｂのシステムバス６Ｂを接続装置２Ｂ２を介
してＡ系の入出力バス７Ａに接続し、また第２のデータ
処理装置１Ｂに障害が発生した時には、第１のデータ処
理装置１Ａのシステムバス６Ａを接続装置２Ａ２を介し
てＢ系の入出力バス７Ｂに接続し、一方の系に障害が発
生しても処理を継続するようになっている。

【００３６】第１，第２の入出力装置群３Ａ，３Ｂは、
後述するように、それぞれ入出力デバイスに対応した複
数の入出力装置から構成され、Ａ系およびＢ系の入出力
バス８Ａ，８Ｂの両方に物理接続された入出力デバイス
とのデータアクセスを中継するものであり、Ａ系の入出
力装置群３Ａに障害が発生した時には、Ａ系の入出力デ
バイスが第１の接続装置２Ａによって入出力バス８Ａか
ら論理的に切り離されと共に、第２のデータ処理装置１
Ｂが現用系に切り替えられ、Ａ系の入出力デバイスに対
しては第２の接続装置３Ｂを介して第２のデータ処理装
置１Ｂからデータアクセスが実行される。

【００３７】コンソール装置５は、Ａ系およびＢ系の入
出力バス８Ａ，８Ｂの両方に物理接続され、第１および
第２のデータ処理装置１Ａ，１Ｂの両方の動作状態等を
処理ブロック別に表示すると共に、各種の指令を処理ブ
ロック別に入力するためのものである。

【００３８】図１からも分かるように、ハードウエアの
１点故障に対する高信頼性を実現するために全てのハー
ドウエアが２重化されている。ここで、エラー検出能力
を持ち、切り離しの単位となるものをブロックと定義す
ると、本実施例では、３種類のブロックを持ち、かつ各
ブロックはＡ系・Ｂ系で２重化されているので合計６ブ
ロックから構成されている。

【００３９】各ブロックの主な構成要素は、以下の通り
である。

【００４０】（１）ＣＰＵブロック プロセッサ、メモリ、システムバス、接続装置（ＤＳＢ
Ａ） （２）ＩＯブロック 入出力装置群、入出力バス、 （３）デバイスブロック ディスク装置、回線制御装置、ＬＡＮ等 本実施例での故障に対する動作の上で特徴的な点は、多
重化されたブロックの切り離しをハードウエアとソフト
ウエアで分担していることにある。つまり、ＣＰＵブロ
ックはハードウエアで２重化接続を行い、ＩＯバスブロ
ックとデバイスブロックはソフトウエアによって２重化
接続を行う点である。ＣＰＵブロック内で検出されるエ
ラーについては、ハードウエアで該当ブロックの切り離
しを行い、ＩＯブロックおよびデバイスブロックで検出
されるエラーについては、ソフトで該当ブロックの切り
離しを行い、残った正常系による処理を継続する。

【００４１】従って、入出力バスを制御するソフトウエ
アから見ると、独立したアドレスを持つ２つの入出力バ
ス７Ａ，７Ｂが存在しており、どちらの入出力バスが正
常かを示すフラグをメモリに持たせ、このフラグに従っ
て２つの入出力装置群を組み合わせて使う事によって、
入出力装置群の１点故障に対して連続稼働を実現する。

【００４２】図２は、図１をさらに詳細化したハードウ
ェア構成図である。

【００４３】なお、図中の左半分はＡ系、右半分はＢ系
であり、同一機能要素については同一符号を用い、かつ
Ａ系には添字Ａを付し、Ｂ系には添字Ｂを付している。
以下の構成説明では、Ａ系を代表して説明する。

【００４４】図２において、１１Ａ及び１２Ａは、全く
同一のキャッシュメモリを内蔵したプロセッサ（ＭＰ
Ｕ）であり、通常は全く同じ動作を行う。１３Ａは、命
令やデータを格納するメモリである。

【００４５】１４Ａは、プロセッサ１１Ａ，１２Ａおよ
びメモリ１３Ａとシステムバス６Ａとを接続するプロセ
ッサメモリ制御ユニット（ＰＭＣＵ）であり、主にプロ
セッサ１１Ａまたは１１Ｂからのアクセスをメモリ１３
Ａやシステムバス６Ａに伝えたり、システムバス６Ａか
らのアクセスをメモリ１３Ａに伝えたりする。さらに、
プロセッサ１１Ａと１２Ａの出力信号５００と５０１と
を比較し、２つのプロセッサ１１Ａ，１２Ａの出力の不
一致によってプロセッサ内の故障を検出する。

【００４６】１５Ａ，１５Ｂは、ＣＰＵ１Ａと１Ｂ間で
信号線５７（ＰＸＩバス）を介して、ＣＰＵ状態などの
情報を受け渡すための制御を行うプロセッサ間インタフ
ェース制御装置（ＰＸＩ）である。

【００４７】１６Ａは、発振器を有するクロック回路
（ＣＬＫ）であり、このＣＬＫ１６Ａは、信号線５５を
介してＢ系のＣＬＫ１６Ｂと協調して同一周波数および
位相のクロック信号をＡ系全体に供給する。なお、この
ＣＬＫ１６Ａは、発振停止検出回路を有している。

【００４８】２Ａおよび２Ｂは、Ａ系とＢ系とを接続す
るＤＳ（Dual System Bus)バス７ＡＢ，７ＢＡを制御す
る接続装置（以下、多重システムアダプタ；ＤＳＢＡ）
であり、本実施例では、２組のＤＳＢＡ２Ａ１，２Ａ
２，２Ｂ１，２Ｂ２が示されており、それぞれ２Ａ１と
２Ｂ２、２Ｂ１と２Ａ２が１組となっており、これらの
ＤＳＢＡ２Ａ１，２Ａ２，２Ｂ１，２Ｂ２によって入出
力バス７Ａ，７Ｂの２重系を形成している。

【００４９】各組のＤＳＢＡ２Ａ１，２Ａ２，２Ｂ１，
２Ｂ２のうち、２Ａ１，２Ｂ１はプライマリＤＳＢＡと
定義され、他方のＤＳＢＡ２Ａ２，２Ｂ２は、セカンダ
リＤＳＢＡと定義され、図中ではＰとＳの添字を付して
示している。

【００５０】このプライマリＤＳＢＡとセカンダリＤＳ
ＢＡは、それぞれのＣＰＵ１Ａと１Ｂから同時にＤＳバ
スアクセスを受けるが、実際には、プライマリＤＳＢＡ
だけが、入出力バス７Ａ，７Ｂに対してそのＣＰＵアク
セスと伝える。すなわち、一種のセレクタを形成する。
そして、入出力バス７Ａ，７Ｂからのアクセスは、プラ
イマリとセカンダリＤＳＢＡが同時に受けて、それぞれ
のＣＰＵ１Ａと１Ｂに対して同じタイミングで伝える。

【００５１】１６Ａ，１６Ｂは、ＤＳバス７ＡＢ，７Ｂ
ＡのＡ系側とＢ系側との接続／分離を行うバススイッチ
であり、例えば遅延ディレイの少ないＣ−ＭＯＳプロセ
スで製造されたＭＯＳスイッチによって構成されてい
る。

【００５２】このバススイッチ１６Ａ，１６Ｂの両方を
開くことによってＡ・Ｂ系間が論理的にも電気的にも分
離され、片系のオンライン動作状態で他方の系の部品交
換等の保守作業を実施することができるようになってい
る。

【００５３】なお、このバススイッチ１６Ａ，１６Ｂ
は、２つのＣＰＵ１Ａ，１Ｂが両方とも正常な場合は、
いずれも閉じた状態になっており、ＣＰＵ１Ａが故障し
た場合はバススイッチ１６Ａが開かれ、逆にＣＰＵ１Ｂ
が故障した場合はバススイッチ１６Ｂが開かれ、ＣＰＵ
の障害が他の系に波及しないように制御される。

【００５４】２０Ａ，２０Ｂは、入出力バス７Ａ，７Ｂ
と入出力バス８Ａ，８Ｂとを接続する入出力バスアダプ
タ（ＩＯＢＡ）である。３１Ａ，３１Ｂは、入出力バス
８Ａ，８ＢとＳＣＳＩ（Small Computer System Interf
ace)バスに代表される標準的な入出力装置バス３２Ａ，
３２Ｂとを接続する入出力アダプタ（ＩＯＡ）である。

【００５５】３５Ａ，３５Ｂは、入出力バス８Ａ，８Ｂ
とコンソール装置５の入出力バス３６Ａ，３６Ｂとを接
続する入出力アダプタ（ＩＯＡ）である。

【００５６】３９Ａ，３９Ｂは、イーサネット（Ethern
et)やＦＤＤＩに代表されるローカルエリアネットワー
クを接続するローカルエリアネットワーク制御装置（Ｌ
ＡＮＣ）である。

【００５７】ここで、これらの入出力バス８Ａ，８Ｂが
ソフトウエアからは異なったアドレスを持った入出力バ
スとして認識され、また入出力装置群３Ａ，３Ｂがソフ
トウエアからは、それぞれ異なった入出力装置として認
識されることである。

【００５８】従って、ソフトウエアの設定だけで様々な
グレードを持った高信頼計算機が実現できる。例えば、
ここでは入出力バスと入出力装置とを２重化した例を示
しているが、システム上で重要性の少ない入出力装置を
１重化することによって、システムのコストを下げるな
ど柔軟な対応が可能となる。あるいは、非常に重要なデ
ータを格納したディスク装置を４重化するなどの対応も
可能となる。

【００５９】コンソール装置５は、図３（ａ）に示すよ
うに、Ａ系，Ｂ系の出力バッファ５１Ａ，５１Ｂ、Ａ
系，Ｂ系の入力バッファ５２Ａ，５２Ｂ、入出力ポート
５３Ａ，５３Ｂ、キーボード５４、セレクタ５６、表示
装置５８を備え、Ａ系が現用系となっている運転状態で
は、表示装置５８の上部にＡ系のシステム監視結果等が
表示され、その下部にＢ系のシステム監視結果等がＡ系
より小さな面積で表示されるようになっている。

【００６０】現用系と待機系が変更された場合、データ
処理装置１Ａまたは２Ａからの切り替えコマンドに従っ
て表示位置が図３（ｂ）に示すように逆の状態に切り替
えられる。

【００６１】なお、図３（ｃ）に示すように、現用系を
前面側のウィンドウ５８Ａに表示し、待機系をその裏側
に隠れたウィンドウ５８Ｂに表示するようにしてもよ
い。

【００６２】一方、現用系のデータ処理装置１Ａおよび
待機系のデータ処理装置１Ｂのそれぞれに選択的に各種
のコマンドを入力する場合、キーボード５４からの入力
情報をセレクタ５６を介してＡ系，Ｂ系の入力バッファ
５２Ａ，５２Ｂに選択的に入力し、入出力ポート５３
Ａ，５３Ｂを通じて現用系のデータ処理装置１Ａおよび
待機系のデータ処理装置１Ｂのそれぞれに選択的に各種
のコマンドを入力することが可能なように構成されてい
る。

【００６３】なお、セレクタ５６はキーボード５４の特
定のキー操作によって切り替えるようになっている。

【００６４】図４は、プロセッサメモリ制御ユニット
（ＰＭＣＵ）１４Ａの詳細構成ブロック図である。な
お、Ｂ系のプロセッサメモリ制御ユニット（ＰＭＣＵ）
１４Ｂも全く同じ構成であるので、ここでは１４Ａを代
表して説明する。

【００６５】ＰＭＣＵ１４Ａは、大別すると、プロセッ
サインタフェースユニット（ＰＩＵ）４０、メモリイン
タフェースユニット（ＭＩＵ）４１、システムバスイン
タフェースユニット（ＳＢＩＵ）４２及びプロセッサ出
力比較器４４で構成されている。

【００６６】プロセッサインタフェースユニット（ＰＩ
Ｕ）４０は、プロセッサ１１Ａと１２Ａのインタフェー
スユニットであり、マスタプロセッサ１１Ａの外部アク
セスがメモリアクセスのときは、マスタプロセッサ１１
Ａからのメモリアドレス／データを信号線５００を介し
て受信バッファ４７に取り込み、また外部アクセスが入
出力バス８Ａ，８Ｂへのアクセス（ＰＩＯアクセス）の
ときは、メモリアドレス／データを受信バッファ４６に
格納する。

【００６７】一方、チェッカプロセッサ１２Ａからのメ
モリアドレス／データは、信号線５０１を介してＰＭＣ
Ｕ１４Ａ内に取り込まれるが、受信バッファ４６，４７
には格納されない。マスタ及びチェッカプロセッサ１１
Ａ，１２Ａからのアドレス，データおよび制御信号は、
マスタプロセッサ１１Ａが書き込みアクセスを出力した
とき、プロセッサ出力比較器４４で比較される。そして
値が不一致であった時には、マスタチェッカエラー信号
４００がアサートされる。また、このＰＩＵ４０の動作
中に検出されるパリティエラーや制御回路のエラーなど
は、信号線４０１を介して論理和素子４３に伝えられ
る。

【００６８】ＭＩＵ４１は、ＰＩＵ４０からのメモリア
クセスとＳＢＩＵ４２からのＤＭＡアクセスをセレクタ
５０６で受けて、メモリ１３Ａをアクセスし、その応答
をそれぞれＰＩＵ４０あるいはＳＢＩＵ４２に返す。Ｍ
ＩＵ４１がＰＩＵ４０から受けるアクセスは、メモリリ
ードとメモリライトである。

【００６９】メモリリードの時には、受信バッファ４７
に格納されたリードアドレスがセレクタ５０６を介して
メモリ１３Ａに伝えられる。そして、メモリ１３Ａから
読み出されたデータは、ＰＩＵ４０のセレクタ５０５を
介して送信バッファ４８に格納され、マスタ，チェッカ
プロセッサ１１Ａ，１２Ａに返される。

【００７０】メモリライトの時には、受信バッファ４７
に格納されたリードアドレスとライトデータがセレクタ
５０６を介してメモリ５Ａに書き込まれる。

【００７１】ＭＩＵ４１がＳＢＩＵ４２から受けるアク
セスは、ＤＭＡリードとメモリライトである。ＤＭＡリ
ードの時には受信バッファ５０８に格納されたリードア
ドレスがセレクタ５０６を介してメモリ５Ａに伝えられ
る。そして、読み出されたデータは、送信バッファ５０
９に格納され、システムバス６Ａを介して入出力バス７
Ａ，７Ｂあるいは入出力装置群３Ａ，３Ｂに返される。

【００７２】ＤＭＡライトの時には、受信バッファ５０
８に格納されたリードアドレスとライトデータがセレク
タ５０６を介してメモリ５Ａに書き込まれる。セレクタ
５０６の制御方法は、ここでは示していないが、ＳＢＩ
Ｕ４２からのアクセスを優先するように制御することが
望ましい。

【００７３】このＭＩＵ４１の動作中に検出されるパリ
ティエラーや制御回路のエラーなどは、信号線４０２を
介して論理和素子４３に伝えられる。

【００７４】一方、ＭＩＵ４１内のＭＳアクセスモニタ
４５は、メモリコピー（詳細後述）の時に正常系のＭＩ
Ｕ４１が行うメモリ（１３Ａまたは１３Ｂ）へのリード
・ライトアクセスを監視し、必要に応じてアドレスとデ
ータを取り込む。そして、これを信号線５０４を介して
メモリコピーアクセスとしてシステムバス６Ａに出力す
る。システムバス６Ａに出力されたデータは、組みとな
っているＤＳＢＡ２Ａを経由して他系のメモリに書き込
まれる。

【００７５】ＳＢＩＵ４２は、システムバス６Ａからの
ＤＭＡアクセスとＰＩＵ４０からのＰＩＯアクセスを処
理する。ＰＩＵ４０からのＰＩＯリードアクセスのとき
は、受信バッファ４６に格納されたアドレスをシステム
バス権を獲得の後、システムバス６Ａに出力する。この
ＰＩＯリードアクセスによって得られたリードデータ
は、ＰＩＵ４０内のセレクタ５０５を介して送信バッフ
ァ４８に格納され、マスタ，チェッカプロセッサ１１
Ａ，１２Ａに返される。

【００７６】ＰＩＯライトの時には、システムバス権を
獲得の後、受信バッファ４６に格納されたリードアドレ
スとライトデータがセレクタ５０７を介してシステムバ
ス６Ａに出力される。

【００７７】これらのＳＢＩＵ４２の動作中にパリティ
エラーや制御回路のエラーなどが検出されたときは、信
号線４０３を介して、論理和素子４３に伝えられる。

【００７８】論理和素子４３は、ＰＭＣＵ１４Ａの動作
中に何等かのエラーが検出されると、信号線（ＰＭＣＵ
−ＥＲＲ）９５ＡをアサートしてＰＸ１５Ａに伝える。

【００７９】図５は、クロック回路（ＣＬＫ）１６Ａ，
１６Ｂの詳細構成図であり、Ａ系のクロック回路（ＣＬ
Ｋ）１６Ａを代表して説明する。

【００８０】図５において、５０Ａは水晶発信器を有す
るオシレータ（ＯＳＣ）であり、例えば１０ＭＨｚの比
較的低い周波数のクロック信号５０１Ａを出力する。Ｏ
ＳＣ５０Ａの周波数を低く設定することによって、Ａ系
とＢ系の実装位置が数１０センチメートル離れていたと
しても、安定したクロック信号を両方の系に供給でき
る。

【００８１】５１Ａは、自系のＯＳＣ５０Ａからのクロ
ック信号と他系のＯＳＣ５０Ｂからのクロック信号の一
方を選択するセレクタである。５２Ａは、フェーズドロ
ックループ回路（ＰＬＬ）であり、セレクタ５１Ａで選
択されたクロック信号と位相の合ったｎ倍周波数のクロ
ック信号５４Ａを生成し、プロセッサ１１Ａ，１２Ａや
周辺回路に必要な高周波クロック信号を供給する。

【００８２】５３ＡはＯＳＣ５０Ａの停止検出回路であ
り、クロック信号５０１Ａ，５０１Ｂの発信停止を検出
すると、セレクタ５１Ａに対する制御信号５６Ａによっ
て正常なＯＳＣの出力を選択させる。

【００８３】なお。ＯＳＣ５０Ａと５０Ｂは、最初に電
源の入った方をクロックマスタとするマスタ・スレーブ
動作を行う。例えば、Ａ系が先に立ち上がったとすれ
ば、ＯＳＣ５０Ａがクロックマスタとなり、セレクタ５
１Ａ，５１Ｂは、いずれもクロック信号５０１Ａを選択
する。そして、ＯＳＣ５０Ａが停止したときには、停止
検出回路５１Ａ，５１Ｂがこれを検出し、セレクタ５１
Ａがクロック信号５０１Ｂを選択するように動作する。
この切替動作は、ＰＬＬ引き込み時間よりも小さい「３
００ｎｓ」程度の短い時間で行われるため、セレクタ５
１Ａが切り替わっても両方のＰＬＬ５２Ａ，５２Ｂから
出力される高周波クロック信号は、途切れることなくプ
ロセッサ１１Ａ，１１Ｂや周辺回路に供給される。

【００８４】図６は、Ａ系とＢ系の多重システムバスア
ダプタ（ＤＳＢＡ）２Ａ１，２Ｂ２間のインタフェース
関係を示す説明図であり、ＤＳＢＡ２Ａ１はプライマリ
ＤＳＢＡと定義され、他方のＤＳＢＡ２Ｂは２、セカン
ダリＤＳＢＡと定義される。

【００８５】これら２つのＤＳＢＡ２Ａ１，２Ｂ２は、
それぞれのＣＰＵ１Ａ，１Ｂから同時にＤＳバスアクセ
スを受けるが、プライマリＤＳＢＡ２Ａ１だけが入出力
バス７Ａに対してそのＣＰＵアクセスを伝える。逆に、
入出力バス７Ａからのアクセスは、プライマリＤＳＢＡ
２Ａ１とセカンダリＤＳＢＡ２Ｂ２が同時に受け、それ
ぞれのＣＰＵ１Ａと１Ｂに同じタイミングで伝える。つ
まり、ＤＳＢＡ２Ａ１，２Ｂ２は、ＣＰＵからのアクセ
スに対してはセレクタとして機能し、入出力バス７Ａか
らのアクセスに対しては、ディストリビュータとして機
能する。

【００８６】ところで、ＣＰＵ１Ａ，１Ｂは、正常時に
は全く同じ動作をしているが、何等かの障害が発生する
と同期動作がずれてくる。この同期ずれは、２つのＣＰ
Ｕ１Ａ，１Ｂが１つの入出力バス７Ａにアクセスすると
きに顕在化する。

【００８７】ＤＳＢＡ間インタフェース６０は、この同
期ずれを検出し、片系障害時に障害系のＣＰＵブロック
を切り離すタイミングを生成する。図中の表にＤＳＢＡ
間インタフェース６０の信号の一例を示す。

【００８８】６１Ａ，６１Ｂは、それぞれＣＰＵ１Ａと
１Ｂからのシステムバス要求信号、６２Ａ，６２Ｂはそ
れぞれＣＰＵ１Ａと１Ｂが生成するシステムバスの使用
許可信号である。６３Ａ，６３Ｂは、Ａ系，Ｂ系のそれ
ぞれのＤＳＢＡ内でエラーを検出したことを示すエラー
検出信号である。

【００８９】なお。本実施例では、ＤＳＢＡ間インタフ
ェース６０にパリティビットなどのエラー検出符号を付
加していないが、必要に応じて付加することができるこ
とは言うまでもない。

【００９０】図７は、ＤＳＢＡ２Ａ１の詳細構成図であ
る。なお、ＤＳＢＡ２Ａ２，２Ｂ１，２Ｂ２の内部構成
も同一であるので、ＤＳＢＡ２Ａ１を代表して説明す
る。

【００９１】図において、７３，７４はアドレスやデー
タを格納する受信バッファ，送信バッファである。シス
テムバス６Ａの信号は、データ／アドレス信号７５１と
制御信号７５２を含んでいる。同様に、入出力バス７Ａ
の信号は、データ／アドレス信号７５３と制御信号７５
４を含んでいる。

【００９２】ＤＳＢＡ２Ａ１が処理するアクセスは、Ｃ
ＰＵ１Ａから入出力装置群３Ａ，３Ｂへのアクセス（Ｐ
ＩＯリードアクセスとライトアクセス）、入出力装置群
３Ａ３Ｂからメモリへ１３Ａのアクセス（ＤＭＡリード
アクセスとライトアクセス）である。

【００９３】ＰＩＯリードアクセスの時は、信号線７５
１上のリードアドレスを受信バッファ７３に格納し、こ
のリードアドレスを用いて入出力バス７Ａをアクセスす
る。

【００９４】そして入出力アダプタ２０Ａ，２０Ｂある
いは入出力装置群３Ａ，３Ｂから読み出されたデータ
は、システムバス６Ａへの送信バッファ７４に一旦格納
された後、信号線７５１を介してＣＰＵ１Ａに伝えられ
る。

【００９５】ＰＩＯライトアクセスの時には、信号線７
５１上のライトアドレスとライトデータを受信バッファ
７３に格納し、このライトアドレスを用いて入出力バス
７Ａをアクセスする。そして、入出力アダプタ２０Ａ，
２０Ｂあるいは入出力装置群３Ａ，３Ｂ内のレジスタに
書き込まれる。

【００９６】ＤＭＡリードアクセスの時は、信号線７５
３上のリードアドレスを送信バッファ７４に格納し、こ
のリードアドレスを用いてＣＰＵ１Ａ内のメモリ１３Ａ
をアクセスする。そして、メモリ１３Ａから読み出され
たデータは、入出力バス７Ａへの受信バッファ７３に一
旦格納された後、信号線７５３を介してＤＭＡアクセス
元に返される。

【００９７】ＤＭＡライトアクセスの時には、信号線７
５３上のライトアドレスとライトデータを送信バッファ
７４に格納し、このライトアドレスを用いてメモリ１３
Ａに書き込まれる。

【００９８】７１は、受信バッファ７３および送信バッ
ファ７４を監視し、システムバス６Ａあるいは入出力バ
ス７Ａへの上記アクセスを管理する送受信制御部であ
る。この送受信制御部７１は、入出力バス７Ａ上のアク
セスを監視し、アクセスが正常終了しない場合には割り
込みトランザクションのデータパターンをシステムバス
６Ａに送出することにより、ＣＰＵ１Ａにアクセス異常
を報告する。また、その正常終了しないアクセスがリー
ドアクセスである場合には、割り込みトランザクション
のデータパターンをシステムバス６Ａに送出したうえ
で、固定パターンのデータをシステムバス６Ａに送出す
ることにより、ＣＰＵ１Ａにリターンデータとして返送
する。

【００９９】ＣＰＵ１Ａ内のプロセッサ１１Ａ，１２Ａ
上で動作するプログラムは、ＩＯアクセス命令の正常終
了を確認すべき場合にはＩＯリードアクセスを発行し、
リードデータが固定パターンと一致するか否かを比較す
ることにより障害の発生を認識でき、かつ誤データが入
力されそのデータを用いて命令実行することによる両系
メモリをプログラムにより破壊することを回避できる。

【０１００】ちなみに、この入出力バス７Ａ上のアクセ
スの監視対象は、入出力バス７Ａのパリティエラー等ア
クセス時に即座に発生するもののみならず、ＰＩＯリー
ドのタイムアウト検出等も含む。特に、ＰＩＯリードの
タイムアウト検出を行うことは重要である。なぜなら、
入出力装置の故障によるＩＯアクセスの異常終了を、Ｄ
ＳＢＡ２Ａ１にて固定パターンデータをＣＰＵ１Ａにリ
ターンデータとして返送することにより、システムダウ
ンを防止しているからである。

【０１０１】７６は、受信バッファ７３に格納されたＰ
ＩＯアクセスのアドレスを当該ＤＳＢＡ配下の入出力ア
ダプタ２０Ａあるいは入出力装置群３Ａ内のアドレスに
変換するＩＯ空間畳み込み回路である。

【０１０２】７７１は、ＩＯ空間畳み込み回路７６の出
力を有効とするかの選択を指示するフラグであり、ＤＳ
ＢＡ内の制御レジスタの一つとして本ＤＳＢＡと対にな
るＤＳＢＡが故障したときにソフトウエアによって設定
される。本実施例においては、２重化された入出力装置
群の制御をすべてソフトウエアで行う場合を中心に説明
しているが、上記ＩＯ空間畳み込み回路７６を用いるこ
とによって、入出力装置群を切り替えてもソフトウエア
（たとえばデバイスドライバなど）に対してのアドレス
をかえずに済むため、２重制御の負担を減らすことが可
能になる。

【０１０３】７８は、ＣＰＵ１ＡからＤＳＢＡ２Ａ１の
レジスタ空間へのＰＩＯライトとしてＤＳＢＡ２Ａ１へ
指示されるコマンドを解析し、実行する回路である。Ｄ
ＳＢＡ２Ａ１の場合には、入出力装置３１Ａ、３５Ａ、
３９Ａとディスク装置等の入出力デバイスとの論理接続
を切り離す指示コマンドをＣＰＵ１Ａから受領し、入出
力装置３１Ａ、３５Ａ、３９Ａに対する切り離し信号１
７ＡＡをオンにする。

【０１０４】これによって、入出力装置３１Ａ、３５
Ａ、３９Ａが一括してディスク装置等の入出力デバイス
から論理的に切り離される。この場合、入出力装置３１
Ａ、３５Ａ、３９Ａを個別に切り離すことも可能であ
る。

【０１０５】ＤＳＢＡ２Ｂ２の場合にも、入出力装置３
１Ａ、３５Ａ、３９Ａと入出力デバイスとの論理接続を
切り放す指示コマンドを受領し、切り離し信号１７ＡＢ
をオンにする。

【０１０６】また、ＤＳＢＡ２Ａ２の場合には、入出力
装置３１Ｂ、３５Ｂ、３９Ｂと入出力デバイスとの論理
接続を切り放すコマンドを受領し、入出力装置３１Ｂ、
３５Ｂ、３９Ｂに対する切り離し信号１７ＢＡをオンに
する。ＤＳＢＡ１２Ｂの場合には、入出力装置３１Ｂ、
３５Ｂ、３９Ｂと入出力デバイスとの論理接続を切り放
す指示コマンドを受領し、入出力装置３１Ｂ、３５Ｂ、
３９Ｂに対する切り離し信号線１７ＢＢをオンにする。

【０１０７】この切り離し制御指示のコマンドとその切
り離し信号は、各入出力装置毎に個別であることが望ま
しいが、入出力装置３１Ａ、３５Ａ、３９Ａ、および入
出力装置３１Ｂ、３５Ｂ、３９Ｂに対しグルーピングさ
れていてもかまわない。

【０１０８】なお、この切り離し信号線は、入出力バス
７Ａ，７Ｂとは別線であり、入出力装置側には本信号線
のオンにより強制的に入出力デバイスとの論理接続を切
り放す回路が組み込まれている。これにより、入出力バ
スや入出力装置に障害が発生した場合にも確実に入出力
デバイスとの論理接続を切り放すことが可能となり、故
障の発生した入出力装置とペアの入出力装置と入出力デ
バイスを確実に接続することにより、入出力デバイスで
の処理を確実に継続できる。

【０１０９】この切り離し制御は、特にＦＤＤＩに接続
しているＬＡＮＣ（ＬＡＮコントローラ）には重要であ
る。ＬＡＮＣの故障時には、故障したＬＡＮＣを切り離
し、ペアのＬＡＮＣを故障したＬＡＮＣと同一のＭＡＣ
アドレスでＦＤＤＩに加入させる。これはＭＡＣアドレ
スを引き継ぐことにより、通信相手からＬＡＮＣの故障
による切り替えを意識させないためである。しかし、Ｆ
ＤＤＩにはＭＡＣアドレスの重複チェック機構があるた
め、故障したＬＡＮＣをＦＤＤＩから離脱させないと切
り替えたＬＡＮＣのＦＤＤＩへの加入が成功しない。そ
のため、ＬＡＮＣは切り離し信号線による指示を契機に
ＬＡＮＣ全体をリセットし、光信号の送出を停止するこ
とにより、ＦＤＤＩから離脱する。この切り替えによる
ＦＤＤＩでの処理の継続動作については後述する。

【０１１０】また、ディスク装置用の入出力装置（ＩＯ
Ａ）や回線制御装置用の入出力装置に関する切り離し制
御では、切り離し信号線１７ＡＡ，１７ＡＢ，１７Ｂ
Ａ，１７ＢＢによる指示を契機に入出力装置（ＩＯＡ）
をリセットすることにより、以降障害の発生した入出力
装置（ＩＯＡ）から入出力デバイスへのアクセスを停止
させ、切り替えた入出力装置（ＩＯＡ）からの入出力デ
バイスへのアクセスを妨害することを防止する。なお、
入出力デバイスによってはこの切り離し信号線による指
示を契機に入出力装置（ＩＯＡ）をリセットすると共に
入出力デバイスをもリセットした方が好ましいものもあ
る。そのため、切り離し信号線による指示を複数本用意
し、入出力デバイスに対してリセットする切り離し指示
か否かをプログラムにより指示できる方が望ましい。

【０１１１】７５５と７５６は、それぞれ信号線７５１
と７５３のパリティチェッカであり、エラーを検出した
ならば、パリティエラーとして論理和素子７６に伝え
る。

【０１１２】ＤＳＢＡ２Ａ１内で何等かのエラーが検出
されると、ＤＳＢＡＥＲＲＯＲ信号（ＺＡＷＤＳＥＲ−
Ｎ）６３Ａとして自系と他系の切り離し要求生成部７２
に伝えられる。

【０１１３】切り離し要求生成部７２は、これらＤＳＢ
Ａ内あるいはＤＳＢＡ間でエラーを検出したときに、故
障ＣＰＵブロックを切り離すための切り離し要求信号Ｄ
ＩＳＣＯＮＲＥＱ６４Ａを生成し、他系のＰＸＩ１５Ｂ
に伝える。

【０１１４】７５は、入出力バス７Ａへの出力ゲートの
制御を行う出力ゲート制御回路であり、図８にその詳細
構成を示している。

【０１１５】通常の出力ゲート制御は、送受信制御部７
１から入出力バス７Ａへの送信信号ｓｅｎｄ８４が出さ
れたときに出力ゲート７５７，７５８を開ければ良い。
しかし、本実施例では、ＤＳＢＡ２Ａ１を多重システム
バスアダプタとして動作させるために、図８に示す構成
としている。図８において、８１，８２は論理積素子、
８３０，８３１，８３２は否定論理素子である。信号線
８４には送受信制御部７１から出力される送信信号ｓｅ
ｎｄが入力され、信号線６５には、自系ＣＰＵブロック
が切り離されていることを示すＳＤＩＳＣＯＮ信号が入
力される。また、信号線６６には、他系ＣＰＵブロック
が切り離されていることを示すＸＤＩＳＣＯＮ信号が入
力される。さらに、信号線６７には、セカンダリＤＳＢ
Ａであることを示すＳｅｃｏｎｄａｒｙ信号が入力され
る。

【０１１６】２つのＣＰＵ１Ａ，１Ｂが正常に動作して
いるときには、プライマリ，セカンダリ両方のＤＳＢＡ
２Ａ１，２Ｂ２は同じ様に送信信号ｓｅｎｄ信号をアサ
ートする。この時、Ｓｅｃｏｎｄａｒｙ信号、ＸＤＩＳ
ＣＯＮ信号、ＳＤＩＳＣＯＮ信号はネゲートされている
ので、プライマリＤＳＢＡ２Ａ１だけの出力ゲート７５
７，７５８が開いてアドレス／データ等を送出する。ま
た、自系ＣＰＵブロックが障害を起こして切り離された
場合、ＳＤＩＳＣＯＮ信号がアサートされるため、信号
線８５がネゲートされる。この結果、自系の出力ゲート
７５７，７５８は一切開かず、これによって自系ＣＰＵ
ブロックの入出力バス７Ａからの切り離しを実現する。

【０１１７】なお、入力ゲート７５９は障害発生時等に
コンソール装置５から各種コマンドを入力するために常
に開かれている。

【０１１８】また、他系ＣＰＵブロックが障害を起こし
て切り離された場合、ＸＤＩＳＣＯＮ信号がアサートさ
れるため、自系がセカンダリＤＳＢＡであっても否定論
理素子８３０の出力がアサートされ、自系のｓｅｎｄ信
号に出力ゲート７５７，７５８が開かれ、アドレス／デ
ータ等を送出可能になる。

【０１１９】図９は、切り離し要求生成部７２の詳細構
成図である。図において、９０は、１０マイクロ秒のＤ
ＩＳＣＯＮ待ちタイマである。このタイマ９０は、ＰＭ
ＣＵ１４Ａからのシステムバス使用許可信号（ＺＡＷＧ
ＲＴ−Ｎ）９２ＡとＰＭＣＵ１４Ｂからのシステムバス
使用許可信号（ＺＢＷＧＲＴ−Ｎ）９２Ｂとの不一致が
排他的論理和素子９０２で検出されて信号９１０がアサ
ートされるか、あるいはＰＭＣＵ１４Ａでエラーが検出
されてＰＭＣＵＥＲＲ信号９５Ａがアサートされると、
カウントを開始し、他系のＣＰＵブロックを切り離すＸ
ＤＩＳＣＯＮ信号６６がアサートされると、カウントを
停止しクリアされるが、１０マイクロ秒経過するとタイ
ムアウト信号（ＣＮＴＴＯ−Ｐ）９６をアサートする。

【０１２０】９００−１〜９００−４は論理積素子、９
０１は論理和素子、９０２は排他的論理和素子、９０３
−１〜９０３−３は否定論理素子である。

【０１２１】論理積素子９００−１は、片系エラーを検
出する回路である。即ち、自系がエラーでなく（ＺＡＷ
ＤＳＥＲ−Ｎがネゲート）が他系がエラーの時（ＺＢＷ
ＤＳＥＲ−Ｎがアサート）に、出力信号９０１−１をア
サートする。この出力信号９０１−１は論理和素子９０
１に入力されることにより、他系ＣＰＵブロックの切り
離し要求信号（ＸＤＩＳＣＯＮＲＥＱ−Ｐ）９４Ａをア
サートする。

【０１２２】論理積素子９００−２、９００−３は、そ
れぞれ同期ずれを検出する回路である。システムバス要
求信号（ＺＡＷＲＥＱ−Ｎ，ＺＢＷＲＥＱ−Ｎ）やシス
テムバス使用許可信号（ＺＡＷＧＲＴ−Ｎ，ＺＢＷＧＲ
Ｔ−Ｎ）をアサートしていない方を故障と見なして、他
系の同期ずれエラー信号９１１、９８をアサートする。

【０１２３】すなわち、自系のシステムバス要求信号Ｚ
ＡＷＲＥＱ−Ｎがアサートされている状態で、他系のシ
ステムバス要求信号ＺＢＷＲＥＱ−Ｎがアサートされて
いない場合、論理積素子９００−２の出力信号がアサー
トされる。同様に、自系のシステムバス使用許可信号Ｚ
ＡＷＧＲＴ−Ｎがアサートされた状態で、他系のシステ
ムバス使用許可信号ＺＢＷＧＲＴ−Ｎがアサートされて
いない場合、論理積素子９００−３の出力信号がアサー
トされる。

【０１２４】このうち同期ずれエラー信号９８について
は、ＣＰＵが別の原因で既に同期ずれを起こしている可
能性があるので、すぐに切り離し要求を出力するのは危
険である。そこで、要因が判明するまで前述の様にしば
らくの間、タイマ９０の出力信号９６によって論理積回
路９００−３の出力信号である同期ずれエラー信号９８
をマスクする。

【０１２５】図１０図と図１１に同期ずれエラーを検出
してから、片系ＣＰＵブロック切り離し要求がアサート
されるまでのタイムチャートを示す。

【０１２６】図１０は、ＰＭＣＵ１４Ａからのシステム
バス使用許可信号ＺＡＷＧＲＴ−Ｎが正常に出力された
が、Ｂ系のシステムバス使用許可信号ＺＢＷＧＲＴ−Ｎ
は正常に出力されなかった場合を示している。ＰＭＣＵ
１４Ｂからのバス使用許可信号ＰＢＧＲＴＢ−Ｎは、Ｄ
ＳＢＡ２Ａ１にバス使用許可信号（ＺＢＷＧＲＴ−Ｎ）
６２Ｂとして入力され、一旦でラッチされて信号（ＬＺ
ＢＷＧＲＴ−Ｎ）９２Ｂとなって、ＤＳＢＡ間インタフ
ェイス６０を介して、１サイクルかけて２つのＤＳＢＡ
２Ａ１，２Ｂ２間で渡される。

【０１２７】一方、自系のＤＳＢＡ２Ａ１内では、他系
からのバス使用許可信号と位相を合わせるために自系の
ＰＭＣＵ１４Ａからのバス使用許可信号ＰＢＧＲＴＢ−
Ｎを内部でさらにラッチし、信号（ＬＺＡＷＧＲＴ−
Ｎ）９２Ａとする。

【０１２８】ＤＳＢＡ２Ａ１では、これらの信号９２Ａ
と９２Ｂを排他論理和素子９０２で比較して不一致信号
ＣＭＰＥＲＲ−Ｎ９１０をアサートする。

【０１２９】図１０の例の場合は、ＰＭＣＵ１４Ａ，１
４Ｂの信号の同期ずれであり、ＣＰＵが別の原因で同期
ずれを起こしており、ＰＭＣＵ１４Ａ，１４Ｂから切り
離し要求が出されている可能性がある。そこで、しばら
く切り離しを待って、切り離しが行われなければ、ＤＳ
ＢＡ２Ａ１が改めて切り離し要求信号（ＸＤＩＳＣＯＮ
ＲＥＱ−Ｐ）９４Ａを出力する。

【０１３０】図１１は、ＤＳＢＡ２Ａ１，２Ｂ２からの
システムバス要求信号ＺＡＷＲＥＱ−Ｎ，ＺＡＷＲＥＱ
−ＮがＡ系からは正常に出力されたが、Ｂ系から出力さ
れなかった場合を示している。２つのＤＳＢＡ２Ａ１，
２Ｂ２からのバス使用要求信号ＲＥＱＡ−Ｎ，ＲＥＱＢ
−Ｎは、ＤＳＢＡ２Ａ１内で一旦ラッチされて、信号Ｚ
ＡＷＲＥＱ−Ｎ９１Ａ，ＺＢＷＲＥＱ−Ｎ９１Ｂとな
り、ＤＡＢＡ間インタフェイス６０を介して、１サイク
ルかけて２つのＤＳＢＡ２Ａ１，２Ｂ２間で渡され
る）。

【０１３１】自系のＤＳＢＡ２Ａ１内では、これらの信
号９１Ａと９１Ｂとを否定論理素子９０３−２および論
理積素子９００−２で比較して不一致信号（ＣＯＭＥＲ
Ｒ−Ｎ）９１１をアサートし、切り離し要求信号（ＸＤ
ＩＳＣＯＮＲＥＱ−Ｐ）９４Ａを出力する。

【０１３２】この切り離し要求信号（ＸＤＩＳＣＯＮＲ
ＥＱ−Ｐ）９４Ａは、ＰＸＩ７Ａに伝えられて、最終的
な切り離し信号が生成される。

【０１３３】図１２は、プロセッサ間インタフェイス制
御装置（ＰＸＩ）１５Ａ，１５Ｂの詳細構成図であり、
Ａ系のＰＸＩ１５Ａを代表して示している。

【０１３４】図において、９４Ａは自系のＤＳＢＡ２Ａ
１から出される他系ＣＰＵブロックの切り離し要求信号
（ＸＤＩＳＣＯＮＲＥＱ−Ｐ）である。５７は、他系の
ＰＸＩ１５Ｂとのインタフェイス信号である。

【０１３５】このうち、信号ＬＸＤＩＳＣＯＮＲＥＱＡ
−ＮはＡ系からのＢ系切り離し要求信号、ＬＸＤＩＳＣ
ＯＮＲＥＱＢ−ＮはＢ系からのＡ系切り離し要求信号、
ＬＸＤＩＳＣＯＮＡ−ＮはＡ系からのＢ系切り離し指示
信号、ＬＸＤＩＳＣＯＮＢ−ＮはＢ系からのＡ系切り離
し指示信号である。６５はＬＸＤＩＳＣＯＮＢ−Ｎをラ
ッチで受けて、タイミング調整した自系ＣＰＵブロック
に対する切り離し指示信号ＳＤＩＳＣＯＮであり、ＤＳ
ＢＡ２Ａ１の出力ゲート７５７，７５８を閉じることに
よって自系を入出力バス７Ａから切り離す。１２１は論
理和素子、１２２は自系のＣＰＵの状態を保持する状態
レジスタである。

【０１３６】ＣＰＵの状態としては、図１３に示す６つ
の状態ＮＯＮＥ、ＩＮＩＴ、ＲＥＡＤＹ、ＣＯＰＹ、Ｏ
ＮＬＮ、ＤＩＳＣＯＮがある。

【０１３７】１２０は、どちらの系を切り離すかを判定
する切り離し判定回路である。エラーは、同時に２箇所
で発生したり、既に片系が切り離されているときに残存
系でエラーが発生することがあるため、切り離し要求を
受けてそのまま切り離し指示を出すと両系切り離しとい
う致命的な状態になる場合がある。そこで、切り離し判
定回路１２０で切り離して良いかのネゴシエーションを
行ってからＡ系からのＢ系切り離し指示ＬＸＤＩＳＣＯ
ＮＡ１２４をアサートする。

【０１３８】図１２（ｂ）に切り離し判定回路１２０の
判定論理を示す。Ｂ系切り離し指示ＬＸＤＩＳＣＯＮＡ
１２４がアサートされるのは、自系がオンライン状態で
あって、自系への切り離し要求がなく、かつ他系への切
り離し要求が自系ＣＰＵから出されている時のみであ
る。

【０１３９】次に、ＣＰＵ１Ａ，１Ｂの動作モードにつ
いて図１３を参照して説明する。

【０１４０】ＣＰＵ１Ａ，１Ｂの状態としては、６つの
状態ＮＯＮＥ、ＩＮＩＴ、ＲＥＡＤＹ、ＣＯＰＹ、ＯＮ
ＬＮ、ＤＩＳＣＯＮがある。

【０１４１】ＮＯＮＥは、未実装状態またはクロック停
止であり、全く動作していない状態である。

【０１４２】ＩＮＩＴは、ＣＰＵ１Ａ，１Ｂの初期化中
であり、他系とは非同期に自ＣＰＵの初期化処理を実行
している状態である。

【０１４３】ＲＥＡＤＹは、メモリコピー開始待ち状態
である。メモリコピーについては、後述する。

【０１４４】ＣＯＰＹは、メモリコピー中であり、他系
からのメモリコピーを受けてメモリ一致化処理を行って
いる状態である。

【０１４５】ＯＮＬＮは、システムに組み込まれて正常
に動作している状態である。

【０１４６】ＤＩＳＣＯＮは、他系によって切り離し指
示が出されている状態である。

【０１４７】初期復電時の状態はＮＯＮＥであり、ＣＰ
Ｕ１Ａ，１Ｂの初期化処理を行った後にＯＮＬＮ状態に
なる。一方、２重化同期動作状態からエラー発生によっ
て切り離された後再投入された場合には、ＣＰＵの初期
化処理を行った後に正常系のＣＰＵからのメモリの複写
開始待ち状態になる。その後、実際に正常系のＣＰＵか
らのメモリの複写を受けるＣＯＰＹ状態になり、複写が
終了するとＯＮＬＮ状態となって２重化同期運転状態に
復旧する。

【０１４８】次に、本実施例で示すフォールトトレラン
トコンピュータの代表的な動作について説明する。

【０１４９】正常時の動作： （１）入出力バスアクセスを伴わない時 入出力バス（ＩＯバス）アクセスを伴わずプロセッサ１
１Ａ，１２Ａとメモリ１３Ａだけでプログラム実行が行
われる時には、２つのＣＰＵ１Ａ，１Ｂは、同じプログ
ラムを同じ順序で同期しつつ独立して実行する。

【０１５０】（２）入出力バスアクセスを伴う時 図１４（ａ）に示すように、例えばディスク装置４Ａに
対するＩＯアクセス起動時には、２つのＣＰＵ１Ａ，１
Ｂから同じＩＯアクセスが同時に出力される。

【０１５１】ＤＳＢＡ２Ａ１，２Ｂ２は、これを受け
て、実線の矢印で示すように、プライマリ側のＤＳＢＡ
側２Ａ１だけがＩＯアクセスを入出力バス７Ａに伝え
る。

【０１５２】これに対し、ディスク装置４Ａからの応答
は、図１４（ｂ）に示すように、プライマリとセカンダ
リの両方のＤＳＢＡ２Ａ１，２Ｂ２が受けて、２つのＣ
ＰＵ１Ａ，１Ｂに同時に同じ応答を返す。

【０１５３】ここでは、ＣＰＵ１Ａ，１Ｂをアクセス元
としたが、入出力バスあるいはＬＡＮ等の入出力装置が
アクセス元となるＤＭＡ（ダイレクトメモリアクセス）
の時は、図１４の起動と応答が逆になるだけである。

【０１５４】すなわち、同期運転をしている２つのＣＰ
Ｕ１Ａ，１Ｂと１つの入出力バス７ＡをＤＳＢＡ２Ａ
１，２Ｂ２で接続し、ＣＰＵ１Ａ，１Ｂからのアクセス
をＤＳＢＡ２Ａ１，２Ｂ２で選択し、また入出力バス７
ＡあるいはＬＡＮ等の入出力装置からのアクセスを２つ
のＣＰＵ１Ａ，１Ｂに分配することによって、ＩＯアク
セスを伴う場合でもＣＰＵ１Ａ，１Ｂの２重化同期運転
を継続することができる。

【０１５５】ＣＰＵ障害時の動作：障害時の動作として
（１）エラーの検出、（２）障害ブロックの特定、
（３）障害ブロックの切り離し、（４）処理の継続のス
テップが必要となる。

【０１５６】ＣＰＵ障害時は上記ステップが下記の通り
ハードウエアにより自動的に行われる。

【０１５７】（１）エラー検出 パリティチェックなど様々なハードウエアのエラー検出
手段があるが、ＣＰＵブロック内でエラーを検出した場
合には、以下に述べる処理ステップはエラーの内容によ
らず同様である。従って、ここでは、片系のメモリでパ
リティエラーが発生した場合を考える。

【０１５８】（２）障害ブロックの特定 エラーの発生がＰＸＩ１５Ａ，１５Ｂに報告され、ＰＸ
Ｉ１５Ａ，１５Ｂは障害ブロックを特定する。

【０１５９】（３）障害ブロックの切り離し エラーの発生がＰＸＩ１５Ａ，１５Ｂに報告されると、
ＰＸＩ１５Ａ，１５Ｂは、３００ｎｓ程度の非常に短い
時間でエラーが発生したＣＰＵブロックに対して切り離
し指示信号（ＳＤＩＳＣＯＮ）６５を出力する。ＤＳＢ
Ａ（２Ａ１または２Ｂ２）は、切り離し指示信号（ＳＤ
ＩＳＣＯＮ）６５に従って出力ゲート７５７，７５８を
閉じてＣＰＵブロックを入出力バス７Ａから切り離す。

【０１６０】（４）処理の継続 障害の発生したＣＰＵブロックが切り離されると、図１
５に示すように、正常系のＤＳＢＡ（プライマリとセカ
ンダリに関係なく）のアクセスだけが入出力バス７Ａあ
るいは７Ｂに伝えられる。

【０１６１】また、入出力デバイスからの応答は、正常
系のＤＳＢＡ（プライマリとセカンダリに関係なく）が
受けて、正常なＣＰＵにのみ応答を返す。

【０１６２】なお、ＣＰＵをアクセス元としたが、入出
力バス７Ａあるいは入出力デバイスがアクセス元となる
ＤＭＡ（ダイレクトメモリアクセス）の時は、起動と応
答が逆になるだけである。このように、正常系のＣＰＵ
の処理にとって他系ＣＰＵの障害の発生は処理継続とい
う点では透過である。

【０１６３】ＬＡＮＣ障害時の動作：障害時の動作とし
て（１）エラーの検出、（２）障害部位の特定、（３）
障害部位の切り離し（４）処理の継続のステップが必要
となる。ＬＡＮＣ障害時は上記ステップが下記の通りに
よりハードウエアとソフトウエアの携帯により行われ
る。

【０１６４】（１）エラー検出 ＤＳＢＡ２Ａ１，２Ｂ２にて入出力バス７Ａ上のアクセ
スを監視し、アクセスが正常終了しない場合には割り込
みトランザクションのデータパターンをシステムバス６
Ａに送出することにより、ＣＰＵ１Ａ，１Ｂにアクセス
異常を報告する。

【０１６５】正常終了しないアクセスがリードアクセス
である場合には、割り込みトランザクションのデータパ
ターンをシステムバス６Ａに送出したうえで固定パター
ンのデータをＣＰＵ１Ａ，１Ｂにリターンデータとして
返送する。

【０１６６】例えば、正常終了しないアクセスがリード
アクセスである場合の動作は次の通りである。

【０１６７】（２）障害部位の特定 割り込みトランザクションによりアクセス異常を報告さ
れたＣＰＵ１Ａ，１Ｂ内のプロセッサ上で動作するプロ
グラムは、割り込みトランザクションの内容に従いＤＳ
ＢＡ２Ａ１，２Ｂ２にて検出された障害を認識し、ＤＳ
ＢＡ２Ａ１，２Ｂ２にて採取されている障害ログの内容
により障害部位の特定を行う。例えば、入出力バス７Ａ
のパリティエラー等の場合は障害部位は入出力バス７Ａ
であると特定される。

【０１６８】また、ＰＩＯリードのタイムアウト検出
で、しかも入出力バス７Ａのアクセス時に他のエラーを
検出していない場合には、ＤＳＢＡ２Ａ１，２Ｂ２にて
採取されているタイムアウト検出対象のアクセスアドレ
スにより障害部位はアクセス対象の入出力デバイスであ
るとプログラムにより特定される。

【０１６９】（３）障害部位の切り離し 障害部位の特定を特定したＣＰＵ１Ａ，１Ｂ内のプロセ
ッサ上で動作するプログラムは、ＤＳＢＡ２Ａ１，２Ｂ
２へのレジスタ空間へのＰＩＯライトにより、入出力装
置群と入出力デバイスとの論理接続を切り離す指示コマ
ンドを発行することにより、障害部位を切り離す。

【０１７０】（４）処理の継続 ＣＰＵ１Ａ，１Ｂ内のプロセッサ上で動作するプログラ
ムは、障害の発生した入出力装置とペア関係にある入出
力装置を入出力デバイスに論理接続させ、未完了状態で
あるＩＯ処理を再起動することにより、入出力デバイス
を用いた処理を継続する。

【０１７１】コンソール装置の入出力パス： （１）２つのＣＰＵブロックが正常に動作している時 この場合は、図１６（ａ）に示すように、コンソール装
置５に対するメッセージ等のライトアクセスは、２つの
ＣＰＵ１Ａ，１Ｂから同じライトアクセスが同時に出力
される。

【０１７２】ＤＳＢＡ２Ａ１，２Ｂ２は、これを受け
て、実線の矢印で示すように、プライマリ側のＤＳＢＡ
側２Ａ１だけがライトアクセスを入出力バス７Ａに伝え
る。

【０１７３】このライトアクセスは、ＩＯＢＡ２０Ａ，
ＩＯＡ３５Ａ（現用系）を通じてコンソール装置５のＡ
系入出力ポートに伝達される。

【０１７４】これに対し、コンソール装置５からの応答
またはキー入力データは、図１６（ａ）に破線で示すよ
うに、プライマリとセカンダリの両方のＤＳＢＡ２Ａ
１，２Ｂ２が受けて、２つのＣＰＵ１Ａ，１Ｂに伝達す
る。

【０１７５】（２）片系のＣＰＵ１Ａで障害が発生した
時 この場合は、まず、バススイッチ１６Ｂが開かれ、Ａ系
とＢ系とが切り離される。そして、図１６（ｂ）に実線
で示すように、コンソール装置５に対するメッセージ等
のライトアクセスは、正常系のＣＰＵ１Ｂから出力され
る。

【０１７６】ＤＳＢＡ２Ｂ１，２Ｂ２は、これを受け
て、実線の矢印で示すように、セコンダリ側のＤＳＢＡ
側２Ｂ２がライトアクセスを入出力バス７Ａに伝える。

【０１７７】このライトアクセスは、ＩＯＢＡ２０Ａ，
ＩＯＡ３５Ａ（現用系）を通じてコンソール装置５のＡ
系入出力ポートに伝達される。

【０１７８】これに対し、コンソール装置５からの応答
またはキー入力データは、図１６（ｂ）に破線で示すよ
うに、セカンダリ側のＤＳＢＡ２Ｂ２が受けて、正常系
のＣＰＵ１Ｂに伝達する。

【０１７９】（３）ＩＯＡの片方に障害が発生した時 コンソール装置５が接続されるＩＯＡ３５Ａ，３５Ｂの
うち現用系のＩＯＡ３５Ａに障害が発生した場合（ＩＯ
ＢＡ２０Ａ，バス７Ａに障害が発生した時も同じ）、図
１７（ａ）に示すように、コンソール装置５に対するメ
ッセージ等のライトアクセスは、２つのＣＰＵ１Ａ，１
Ｂから同じライトアクセスが同時に出力される。

【０１８０】この場合、Ａ系側ＣＰＵがセカンダリとな
るので、ＤＳＢＡ２Ｂ１，２Ａ２は、これを受けて、実
線の矢印で示すように、プライマリ側のＤＳＢＡ側２Ｂ
１だけがライトアクセスを入出力バス７Ｂに伝える。

【０１８１】このライトアクセスは、ＩＯＢＡ２０Ａ，
ＩＯＡ３５Ａ（現用系）を通じてコンソール装置５のＢ
系入出力ポートに伝達される。

【０１８２】これに対し、コンソール装置５からの応答
またはキー入力データは、図１７（ａ）に破線で示すよ
うに、プライマリとセカンダリの両方のＤＳＢＡ２Ｂ
１，２Ａ２が受けて、２つのＣＰＵ１Ａ，１Ｂに伝達す
る。

【０１８３】この動作は、ＬＡＮ制御装置に障害が発生
した場合と同じである。

【０１８４】（４）障害によって切り離されていたＣＰ
Ｕブロックを復帰させる手順 ＣＰＵ１Ａに障害が発生し、図１６（ｂ）に示すような
パスで運転されるようになった状態で、ＣＰＵ１Ａの障
害を取り除き、正常状態に復帰させる場合は次の手順を
実施する。

【０１８５】（４．１）まず、オペレーティングシステ
ムからの指示によってコンソールパスを図１７（ｂ）の
実線で示すように切り替える。すなわち、ＩＯＡ３５Ｂ
を現用系に切り替える。

【０１８６】これにより、一方のＩＯＡ３５ＡをＣＰＵ
ブロックのテスト用として仕様可能な状態にする。

【０１８７】（４．２）次に、ＩＯＡ３５Ａのコンソー
ルパスを用いてＣＰＵ１Ａに対してリセットコマンドを
与える。これにより、ＣＰＵ１ＡはＤＩＳＣＯＮ状態
（図１３参照）からＩＮＩＴ状態に遷移する。

【０１８８】（４．３）ＣＰＵ１ＡがＲＥＡＤＹ状態ま
で遷移したならば、ＣＯＰＹ状態にしてメモリ複写を行
った後、ＯＮＬＮ状態に復帰させる。

【０１８９】これにより、図１８に示すような運転状態
になる。すなわち、入出力バス７Ｂ側が現用系、７Ａ側
が待機系で運転される状態となる。

【０１９０】なお、この時、バススイッチ１６ＢはＯＳ
からの指示、またはオンライン復帰に伴う論理信号によ
って閉じさせる。

【０１９１】以上のように、本実施例によれば、ＣＰＵ
ブロックと入出力装置とをＤＳＢＡを介して接続し、か
つＤＳＢＡをＣＰＵブロックのような高速で高度な実装
技術が要求される部分に設けるのでなく、入出力装置と
の低速なインタフェース部分に設けることにより、ＣＰ
Ｕブロックと入出力装置とを通常のデータ処理装置やワ
ークステーションやパーソナルコンピュータ等と共通化
でき、高信頼性の２重化計算機を通常のデータ処理装置
やワークステーションと共同開発することが可能にな
る。

【０１９２】また、コンソール装置は、２系列のＣＰＵ
ブロックの両方に接続し、ＣＰＵブロックのシステム監
視情報を両者が区別できる形式で同一画面に表示するよ
うにし、現用系の入出力装置に障害が発生し、現用系と
待機系が切り替えられた場合は、現用系と待機系の表示
画面を切り替えるようにしているため、コンソール装置
のケーブルの接続変更作業を行うことなく、現用系のシ
ステム監視情報を即座に把握することが可能になる。

【０１９３】また、障害が発生した系に対しては、その
系が待機系に切り替えられているので、その待機系の表
示画面を用いて自己診断テストなどの指令を入力し、独
立して自己診断や点検作業を行うことができる。

【０１９４】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

【０１９５】

【発明の効果】以上のように、本発明によれば、データ
処理ブロックと入出力装置とを接続装置を介して接続
し、かつ接続装置をデータ処理ブロックのような高速で
高度な実装技術が要求される部分に設けるのでなく、入
出力装置との低速なインタフェース部分に設けることに
より、データ処理ブロックと入出力装置とを通常のデー
タ処理装置やワークステーションやパーソナルコンピュ
ータ等と共通化でき、高信頼性の２重化計算機を通常の
データ処理装置やワークステーションと共同開発するこ
とが可能になる。

【０１９６】そして、ＣＰＵだけでなく入出力装置のハ
ードウエアに１点障害が発生しても当該障害部分を確実
に切り離して、処理を続行することによりノンストップ
運転を実現できる。

【０１９７】また、コンソール装置は、２系列のデータ
処理ブロックの両方に接続し、データ処理ブロックのシ
ステム監視情報を両者が区別できる形式で同一画面に表
示するようにし、現用系の入出力装置に障害が発生し、
現用系と待機系が切り替えられた場合は、現用系と待機
系の表示画面を切り替えるようにしているため、コンソ
ール装置のケーブルの接続変更作業を行うことなく、現
用系のシステム監視情報を即座に把握することが可能に
なる。

【０１９８】また、障害が発生した系に対しては、その
系が待機系に切り替えられているので、その待機系の表
示画面を用いて自己診断テストなどの指令を入力し、独
立して自己診断や点検作業を行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す概略構成ブロック図で
ある。

【図２】図１の詳細構成図である。

【図３】コンソール装置の内部構成図である。

【図４】プロセッサメモリ制御ユニットの詳細構成図で
ある。

【図５】クロック回路の詳細構成図である。

【図６】接続装置間インタフェースの説明図である。

【図７】接続装置の詳細構成図である。

【図８】接続装置内の出力ゲート制御回路の構成図であ
る。

【図９】接続装置内の切り離し要求生成部の構成図であ
る。

【図１０】同期ずれ検出時の一例を示すタイムチャート
である。

【図１１】同期ずれ検出時の他の例を示すタイムチャー
ト。

【図１２】プロセッサ間インタフェース制御装置の詳細
構成図である。

【図１３】ＣＰＵブロックの動作モードの説明図であ
る。

【図１４】２つの系が正常な時のＩＯアクセス動作の説
明図である。

【図１５】ＣＰＵ障害時のＩＯアクセス動作の説明図で
ある。

【図１６】障害部位別のコンソールパスの第１の説明図
である。

【図１７】障害部位別のコンソールパスの第２の説明図
である。

【図１８】一方のＣＰＵ障害を復旧した後のコンソール
パスの説明図である。

【符号の説明】

１Ａ，１Ｂ…ＣＰＵ、２Ａ，２Ｂ…多重システムバスア
ダプタ、３Ａ，３Ｂ…入出力装置群、４Ａ，４Ｂ…入出
力装置、５…コンソール装置、６Ａ，６Ｂ…システムバ
ス、７Ａ，７Ｂ…入出力バス、１４Ａ，１４Ｂ…プロセ
ッサメモリ制御ユニット、１６Ａ，１６Ｂ…バススイッ
チ、２０Ａ，２０Ｂ…入出力バスアダプタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/16 ４７０ Ｇ０６Ｆ 15/16 ４２０Ｃ (72)発明者 ▲高▼谷 壮一 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 石和 芳之 神奈川県横浜市戸塚区戸塚町5030番地 株 式会社日立製作所ソフトウェア開発本部内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 プログラム及びデータを格納する第１の
   メモリと該メモリからプログラム及びデータを取り出し
   て処理する第１のデータ処理装置を有する第１データ処
   理ブロックと、 プログラム及びデータを格納する第２のメモリと該メモ
   リからプログラム及びデータを取り出し、前記第１のデ
   ータ処理装置と同一のクロックに従って処理する処理す
   る第２のデータ処理装置を有する第２のデータ処理ブロ
   ックと、 前記第１及び第２のデータ処理ブロックの指定により処
   理結果を格納または外部に送出するための第１および第
   ２の入出力装置と、 前記第１および第２のデータ処理ブロックの動作状態等
   を表示すると共に、各種の指令を入力するための第３お
   よび第４の入出力装置と、 前記第１のデータ処理ブロックと第１，第３の入出力装
   置との間に接続される第１の接続装置と、 前記第２のデータ処理ブロックと第２，第４の入出力装
   置との間に接続される第２の接続装置と、 前記第１の入出力装置と第２の入出力装置の両方に物理
   接続され、処理結果を格納または外部に送出する入出力
   デバイスと、 前記第３の入出力装置と第４の入出力装置の両方に物理
   接続され、第１および第２のデータ処理ブロックの両方
   の動作状態等を処理ブロック別に表示すると共に、各種
   の指令を処理ブロック別に入力するコンソール装置とを
   備え、 さらに、前記第１及び第２の接続装置は第１及び第２の
   データ処理ブロックからの指示により第１、第２、第
   ３、第４の入出力装置と入出力デバイスとの論理接続を
   切り離す手段を備えることを特徴とする２ポートコンソ
   ールを持つフォールトトレラントコンピュータ。
2. 【請求項２】 前記第１，第２の接続装置は、第２のデ
   ータ処理ブロックの障害時に第１のデータ処理ブロック
   の入出力バスを第２，第４の入出力装置に接続する第１
   のバススイッチと、第１のデータ処理ブロックの障害時
   に第２のデータ処理ブロックの入出力バスを第１，第３
   の入出力装置に接続する第２のバススイッチとをさらに
   備えることを特徴とする請求項１記載の２ポートコンソ
   ールを持つフォールトトレラントコンピュータ。