JPS5854421B2

JPS5854421B2 - 情報処理装置

Info

Publication number: JPS5854421B2
Application number: JP52054029A
Authority: JP
Inventors: 泰男細川; 英晴小林
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1977-05-10
Filing date: 1977-05-10
Publication date: 1983-12-05
Also published as: JPS53138653A

Description

【発明の詳細な説明】本発明は情報処理装置に関し、特に二重化構成の中央処
理装置の一方の主記憶装置から他方の主記憶装置への記
憶内容を転写する情報処理装置に関する。

最近の記憶素子、特に半導体集積回路による記憶素子は
、大規模容量、高速および低価格をめざして日進月歩の
勢いである。

しかし金属酸化膜半導体を使った記憶素子は、常にリフ
レッシュをしないとその情報が揮発してしまうため、固
定記憶装置として使用することができないが、その高速
性、小形、安価なために一時的な情報の蓄積のための主
記憶装置として多量に使用されている。

一般に電子交換機、オンライン計算機などの２４時間稼
動しなければならないシステムでは、システムダウンを
防ぐために主記憶装置、中央制御装置など障害になると
システムダウンにつながる重要な機器は、二重化して冗
長性を増し信頼性を高めている。

また、大規模なシステムでは、システムのためのプログ
ラムやデータを固定記憶装置に常駐させ、必要なときや
障害が起ったときに主記憶装置に転送し、システムダウ
ンを防ぎ、サービスの中断をさける工夫が行なわれてい
る。

しかしながら、固定記憶装置のない小規模なシステムや
速度の遅い固定記憶装置しかないシステムでは、揮発性
の主記憶装置しかないため、両系の主記憶装置のどちら
の内容が消えないような工夫と消えた場合にサービスの
中断なしに両系の内容を一致させる必要があるが、従来
の方法ではサービスの中断なしに両系の主記憶装置の内
容を一致させることが困難であった。

本発明の目的は、上記従来の問題を解決するために、オ
ンライン動作を継続しながら記憶内容を転写できるよう
にして、サービスの中断なしに記憶内容を一致するよう
にした情報処理装置を提供することにある。

本発明は、主記憶装置および中央制御装置をそれぞれ有
する二重化構成の中央処理装置において、特定モードを
識別、設定する手段と、前記特定モードが設定されてい
る間は両系の前記主記憶装置の同一番地へ同時に同一内
容の書込動作を行う手段とを有することを特徴とする情
報処理装置を提供することにある。

以下、本発明の実施例について図面を参照して説明する
。

図面は二重化構成の中央処理装置の回路図を示し、図面
において、Ｉま０系の中央制御装置、Ｚは０系の主記憶
装置、１０は１系の中央制御装置、■は１系の主記憶装
置を示す。

このようなＯ系の中央制御装置１は、メモリアドレスレ
ジスタ１ａ、モードフリップフロップ１ｂ、論理積回路
１ｃ。

ｌｆｔ１ｇ、論理和回路１ｄｔ１ｅから構成さ
れ、また、０系の主記憶装置２は、論理積回路２ａ。

２ｂおよび論理和回路２ｃから構成されている。

これらの中央制御装置１と主記憶装置２とにおいて、３
はモードフリップフロップのセット信号、４はモードフ
リップフロップのリセット信号、５はライト指定信号、
６はメモリ駆動信号、７はメモリアドレスレジスタ１ａ
の下位ビット出力信号、８はメモリアドレスレジスタの
最上位ビット出力信号および９はメモリアドレス信号を
それぞれ示している。

また、■系の中央制御装置１０は、メモリアドレスレジ
スタ１０ａ１モードフリツプフロツプｉｏｂ、論理積回
路１０ｃ、１０ｆ、１０ｇ、論理和回路１０ｄｔｌＯｅ
から構成され、また１系の主記憶装置２０は、論理積回
路２０ａ、２０ｂおよび論理和回路２０ｃから構成され
ている。

これらの中央制御装置１０と主記憶装置２０とにおいて
、１３はモードフリップフロップのセット信号、１４は
モードフリップフロップのリセット信号、１５はライト
指定信号、１６はメモリ駆動信号、１７はメモリアドレ
スレジスタ１０ａの下位ビット出力信号、１８はメモリ
アドレスレジスタの最上位ビット出力信号および１９は
メモリアドレス信号をそれぞれ示している。

このような二重化構成の中央処理装置において、メモリ
アドレスレジスタ１ａ、１０ａは主記憶装置２，２０の
番地情報を蓄積し、モードフリップフロップ１ｂ、１０
ｂは特定モードのときはセットされ論理″１″となりそ
れ以外のときはリセットされ論理″０”となる。

また、モードフリップフロップのセット信号３はモード
フリップフロラ７’１’ｂのセット入力であり特定モー
ドのときだけ論理１となり、モードフリップフロップの
リセット信号４は、モードフリップフロップ１ｂのリセ
ット入力であり特定モード以外のとき論理”１”であり
、同様にモードフリップフロップのセット信号１３、モ
ードフリップフロップのリセット信号１４は、それぞれ
１系のモードフリップフロップ１０ｂのセット入力、リ
セット入力である。

このように特定モードの識別は前記モードフリップフロ
ップ１ｂおよび１０ｂが論理“１”であるかｆ′０”で
あるかでなされ、又特定モードの設定は前記モードフリ
ップフロップ１ｂｋよび１０ｂめセット信号３および１
３、リセット信号４および１４によって命令により設定
される。

即ち特定モードセット命令がＯ系で実行されると、モー
ドフリップフロップ１ｂのセット信号３は論理″１”と
なり、モードフリップフロップ１ｂはセットされ論理″
１″となり特定モードが設定される。

又特定モードリセット命令が０系で実行されるとモード
フリップフロップ１ｂのリセット信号４は論理″１”と
なり、モードフリップフロップ１ｂは論理″０９１にリ
セットされ通常モードに復帰する。

■系での特定モードの識別および設定も０系と同様であ
る。

前記モードフリップフロップ１ｂの出力側は、前記論理
積回路１ｃの一方の入力側に接続され、この論理積回路
１ｃの他方の入力側に供給されているライト指定信号５
は前記主記憶装置２に情報を書き込むとき”■”となり
、同様に１系のモードフリップフロップ１０ｂの出力側
は、前記論理積回路１０ｃの一方側に接続され、この論
理積回路１０ｃの他方の入力側にはライト指定信号１５
が供給されている。

そして論理積回路１ｃの出力側は、論理和回路１ｄ
、１ｅのそれぞれの一方の入力側に接続され、また論
理積回路１０ｃの出力側は、論理和回路１０ｄ、１
０ｅのそれぞれの一方の入力側に接続されている。

前記メモリアドレスレジスタＩａ、１０ａは、書き込み
、読み出しのときの主記憶装置２，２０の番地を格納す
るレジスタで、このレジスタのビット数は主記憶装置２
，２０の容量で決定される。

また、メモリアドレスレジスタｌａ、１０ａの最上位ビ
ット出力信号８，１８は、自系の主記憶装置か、他系の
主記憶装置かを指示する信号で、自系のとき論理″Ｏ”
、他系のとき論理“１′′となる。

さらに、最上位ビット出力信号８の否定は、論理和回路
１ｄの一方の入力側へ、また最上位ビット出力信号８は
論理和回路１ｅの一方の入力側へ接続され、メモリアド
レスレジスタ１ａの最上位ビットの内容が論理”０９１
のときは論理和回路１ｄが、メモリアドレスレジスタ１
ａの最上位ビットの内容が論理“ｌ”のときは論理和回
路１ｅか選択される。

前記メモリアドレスレジスタ１ａの下位ビット出力信・
号７は、前記主記憶装置２，２０のアドレスとして論理
積回路２０．２０ａの一方の入力側にそれぞれ接続され
ている。

同様に前記メモリアドレスレジスタ１０ａの下位ビット
出力信号１７は、論理積回路２ｂｊ２０ｂの一方の
入力側に接続され、メモリアドレスレジスタ１０ａの最
上位ビット出力信号１８は論理和回路１０ｄ、１０ｅの
一方の入力側にそれぞれ接続され、この場合に下位ビッ
ト出力信号７，１７は複数本を必要とするが、上述の如
く１本で説明しても本発明の主旨を損うことはない。

前記中央制御装置１．りの論理和回路１ｄ。

１ｅ、１０ｄ、１０ｅの出力側は、それぞれ論理積回路
１ｆ、１ｇ、１０ｆ、１０ｇの一方の入力側に接続され
、このような論理積回路１ｆ、Ｉｇの他方の入力側には
メモリ駆動信号６が供給され、さらに論理積回路１０ｆ
ｔ１’Ｏｇの他方の入力側にはメモリ駆動信号１６が供
給されている。

このようなメモリ駆動信号６，１６は、主記憶装置Ｚ。

■を駆動するときのゲート信号で、中央制御装置１，１
０の運転モードによって決まるが、本実施の特定モード
のときは動作系が論理”１″で、待機停止系が論理“０
９１である。

前記論理積回路１ｆ、１ｇ、１０ｆ、１０ｇの出力側は
、それぞれ主記憶装置２，２０の論理積回路２ａ、２ｂ
。

２０ａ、２０ｂの一方の入力側に接続されていて、論
理積回路２ａ、２ｂの出力は論理和回路２ｃで論理和
され主記憶装置２のアドレス信号９となる。

同様に論理積回路２０ａ、２０ｂの出力は、論理和回路
２０ｃで論理和され主記憶装置２０のアドレス信号１９
となる。

以上の回路、即ち論理積回路１ｃ、ｉｆ、１ｇ、２ａ。

２ｂおよびＩＱｃｔ１０ｆｔ１０ｇ
ｔ２０ａ。

２０ｂ、論理和回路１ｄ）１ｅ）２ｃお
よび１０ｄ。

１０ｅ、２０ｃ、ライト指定信号５および１５、メモ
リ駆動信号６および１６によって特定モードが設定され
ている時は、その系の中央制御装置より両系の主記憶装
置２，２０の同一番地に同時に同一内容の書込動作が可
能となる。

次に上記構成の情報処理装置の動作について説明する。

まず、通常の動作について説明すると、モードフリップ
フロップ１ｂ、１０ｂは、通常の動作時は特定モード以
外になっているためリセットされて論理″０”となって
いるので、ライト指定信号５．１５は禁止され論理積回
路１ｃ、１０ｃは動作しない。

今、Ｏ系のメモリアドレスレジスタ１ａの最上位ビット
が論理゛０”であるとすると、メモリアドレスレジスタ
１ａの最上位ビット出力信号８は論理″′０″のため論
理和回路１ｅは禁止され、論理和回路１ｄが動作しメモ
リ駆動信号６と論理積回路１ｆで論理積され、主記憶装
置２を選択する。

さらにメモリアドレスレジスタ１ａの下位ビット出力信
号７と論理積回路２ａで論理積され、論理和回路２ｃを
通り主記憶装置Ｚのアドレス信号９となり、通常の書込
、読出動作が行なわれる。

同様に１系のメモリアドレスレジスタ１０ａの最上位ビ
ットが論理″Ｏ″のため論理和回路１０ｄ、論理積回路
１０ｔ、２０ｂが動作し主記憶装置Ｕのアドレス
信号１９となり、■系の主記憶装置の通常の書込、読出
動作が行なわれる。

この場合に、メモリアドレスレジスタ１ａの最上位ビラ
トラ論理″１″とし、メモリアドレスレジスタ１０ａの
最上位ビットを論理”１″とすることにより、０系の中
央制御装置１から１系の主記憶装置ｄへ、■系の中央制
御装置１０から０系の主記憶装置２を駆動して通常の書
込、読出動作ができる。

このようにＯ系、■系の中央制御装置は、独立に別々の
動作をすることができ、さらにメモリアドレスレジスタ
１ａ、１０ａの最上位ビットを同じ値に、下位ビットを
同一アドレスにそれぞれ設定し、メモリ駆動信号６，１
６に同期したクロック信号を供給して動作させることに
より、両系の主記憶装置２．２０の同一番地に同期した
書込、読出動作ができる。

次に特定モードのときの動作を説明すれば、部品の障害
などで一方の記憶装置の内容が揮発してしまったときに
は、正常な系より必要な情報を転写する必要があり、本
発明ではこのような転写時を特定モードといい、このと
き正常系のライト指定信号およびメモリ駆動信号が動作
し、待機系のライト指定信号およびメモリ駆動信号が禁
止される。

今、１系の中央制御装置１が待機系で動作しないものと
すると、０系の中央制御装置１のモードフリップフロッ
プ１ｂは特定モードのためセットされ出力は論理“１”
であり、論理積回路１ｃはライト指定信号５との条件が
成立し出力は論理“１”となる。

したがって、メモリアドレスレジスタ１ａの最上位ビッ
トの内容にかかわらず、論理和回路１ｄ。

１ｅが動作し、メモリ駆動信号６との条件が成立し論理
積回路１ｆ、Ｉｇが動作する。

この論理積回路１ｆは、主記憶装置Ｚのアドレス選択を
行ない、論理積回路１ｇは主記憶装置ｄのアドレス選択
となるため、メモリアドレスレジスタ１ａの下位ビット
のアドレスが両系の主記憶装置２，２０の番地指定とな
り、同一番地に書き込むことが可能となる。

すなわち、片系の記憶装置の書込動作が、両系の記憶装
置の書込動作となる。

また、メモリアドレスレジスタ１ａのアドレスデータを
通常の命令で設定することにより、動作系の主記憶装置
の内容を読み出した後に、両系の主記憶装置の同一番地
に同一内容を痺数語書き込んで転写することができ、さ
らにこれらの動作は、１系が動作系でＯ系が待機系でも
同様である。

なお、図面には、主記憶装置２，２０に書き込んだり、
読み出したりするデータの関連回路を明示してないが、
公知の技術で実現できる。

本発明は以上説明したように、簡単な回路でオンライン
動作を継続しながら自系の主記憶装置の内容を他系の主
記憶装置へ転写できるので、サービスの中断なしに両系
の主記憶装置の内容を一致させることができる効果を有
する。

【図面の簡単な説明】

図面は本発明に係る情報処理装置の一実施例を示す回路
図である。１、１０・−・−中央制御装置、２，２０・・・・・
・主記憶装置。

Claims

【特許請求の範囲】

１主記憶装置および中央制御装置をそれぞれ有する二
重化構成の中央処理装置において、特定モードを識別、
設定する手段と、前記特定モードが設定されている間は
両系の前記主記憶装置の同一番地へ同時に同一内容の書
込動作を行う手段とを有することを特徴とする情報処理
装置。