JPS58182774A - 制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の対象 本発明は制御装置に係り、特に高速処理に好適な制御装
置に関する。

従来技術 情報処理システムにおける外部記憶装置、例えばディス
ク記憶装置や磁気テープ記憶装置等・があり、高速で中
央処理装置（ＣＰＵ）とデータ・の授受を行なうが、Ｃ
ＰＵと外部記憶装置の間に一１制御装置が一般に存在し
、上記データの授受の制御を行なっている。制御装置は
バッファメモ。

りを持ち、該バッファメモリはＣＰＵと外部記憶装置と
の間のデータ転送速度の差を吸収したり、データの内容
を参照可能にするなど、良好なデｌ＋。

−タ転送を実現する目的を持っている。ＣＰＵから（書
込み）、あるいは外部記憶装置から（。

読取り）送られて来るデータはバックアメモリ。

に一時記憶し、必要な時期にバッファメモリから読出さ
れ、外部記憶装置へ（書込み）あるいはＣ１）Ｕへ（読
取り）転送する。

次に従来技術をディスク制御装置（ＤＫＣ）を例にとっ
て説明する。第１図はＤＫＣのブロック図であり、ＣＰ
Ｕ２とディスク記憶装置（１）ＫＵ）３０間に存在し、
転送されてきたデータはバッファメモリ４にいったん記
憶され、その後ＣＰＵ２あるいはＤＫＵ３に転送される
。制御部５はバッファメモリの制御、障害の有無のチェ
ック等を行なう。次に１）ＫＣｌの動作を説明する為、
ＤＫＵｓに書かれるデータ７オーマノトを第２図に示す
。第２図ではディスクの１トラツクに書かれるデータの
１つのレコードを取出して示したものである。レコード
はＣｏｕｎｔ部、Ｋｅｙ部、Ｄ　ａｔａ部から成り、Ｃ
ｏｕｎｔ部は表１に示す情報から構成され、そのトラッ
クの各種情報、レコー１．。

ドの各棟情報を含み、制御用として用いる。

Ｋｅｙ部はそのレコードの属性等を示す情報を含み、ユ
ーザが目的のデータを探す時に参照される。Ｄａｔａ部
には実際のデータが記録される。

（３ＡＰはレコード間あるいはＣｏｕｎｔ部とＫｅｙ部
との間に存在し、通常数百バイト分の領域を占める。１
）ＫＣｌがあるレコードを読取ったり書込んだりする場
合にまずＣｏｕｎ　を部の情報を処理し、Ｃｏｕｎｔ部
とそれに続（Ｋｅｙ部の間のＱＡＰ中に、Ｃｏｕｎ　を
部のＳＤおよびＫＬ情報により欠陥の位置衣　　１ 、を計算し、書込みの場合は、もし欠陥の位置が。

Ｋｅｙ部に重なるならＫｅｙ部を書込む位置を所定ｌ。

の幅だけずらす事により欠陥位置を避けてＫｅｙ部を書
込む。読取りの場合ではＫｅｙ部が欠陥の位置を避けて
１込まれているのが、正常な位置に書込まれているのか
を判断する必要がある。

さらにＫｅｙ部やＤａｔａ部の長さをＫＬ、ＤＬ情報に
２に より知り、川（ＣＩ内部の各制御回路の設定、ＤＫＵｓ
への指示の準備等を行なう必要がある。

従ってＣｏｕｎ　を部とＫｅｙ部の間あるいはＫｅｙ部
とＤａｔａ部の間、さらにはレコード間において処理す
べき項目が多くＧＡＰの長さを所定以下には短かくでき
ない。一方ディスク上の記録密度は年々高くなる一方で
あり、上記ＤＫＣ１の処理に要する時間は固定であり、
相対的にＧＡＰのバイト数は大きくとる必要があった。

発明の目的　　　　　　　　　　　　　　　ｊ、。

本発明の目的はＱＡＰ中におけるＤＫＣの処理時間を短
縮し、もってＧＡ、Ｐの長さを短縮し、ディスク上の記
録密度を実質的に増大させるとともに高速処理に通した
制御装置を提供することにある。

本発明はバッファメモリ４と並列にサブバッファメモリ
を用意し、サブバッファメモリにはＣｏｕｎｔ部の情報
を記憶させ、データ転送中においてもＣｏｕｎｔ部の内
容を知る事が可能となり、・　４　・ ＧＡＰ’より以前に各種制御を前もって行ない、もって
短かいＧＡＰでもデータを良好に処理するこ−とを可能
とした。

発明の実施例 以下、本発明の一笑施例を第３図により説明。

する。第６図は本発明を適用したＤＫＣＩのプロ。

ツク図である。ＤＫＣｌはＣＰＵ２とＤＫＵ３の間にあ
って、データ転送を制御する。ＣＰＵ　２からのデータ
バス１５およびＤＫＵ３からのデータバス１６はバッフ
ァメモリ４に記憶される。制御部５）１゜は］）ＫＣＩ
全体の動作を制御する。データバス１５およびデータバ
ス１６はセレクション回路７によ。

ついずれかが選択され（書込み時にはデータバス１５が
、読取り時にはデータバス１６が選択す。

れる）サブバッファメモリ６の入力１７となる。

サブバッファメモリ乙の出力１８は制御部５に送られる
。入力アドレスレジスタ８はバッファメモリ４の入力ア
ドレスを保持し、出力アドレスレジスタ２０はバッファ
メモリ４の出力アドレスを保持する。入力アドレスレジ
スタ８はバックアメモリ４へ１バイト入力する毎に、出
力アドレスレジスタ２０はバッファメモリ４から１バイ
ト出力する毎に自動的に各々＋１する機能を持っている
。入力アドレスレジスタ８はサブバッファメモリ６の人
力アドレスにもなり、サブバッファアドレス９はサブバ
ッファメモリ乙の出力アドレスとなる。サブバッファア
ドレス９と入力アドレスレジスタ８はコンベア回路１１
により比較され、一致信号１９が制御部５へ送られる。

サフハノ７アアドレス９はサブバッファメモリｍ乙の出
力１８を制御部５が受取る度に自動的に＋１する機能を
有する。入力アドレスレジスタ８、出力アドレスレジス
タ２０、サブバッファアドレスレジスタ９の初期値は制
御部５によって設定される。次に本実施例の動作につい
て読取り動作を例にとって説明する。あるレコードを読
取る場合、まずＣｏｕｎｔ部の情報がＤＫＵ３から送ら
れて来る。制御部５は入力アドレスレジスタ８、出力レ
ジスタ２０とサブバッファアドレス９の初期値を設定す
るが、サブバッファアドレス９の初期値は入力アドレス
レジスタ８に＋１したものとする。ＤＫＵＦからのデー
タバス１６の内容はバッファメモリ４とサブバッファメ
モリ６に書・込まれ、入力アドレスレジスタ８は＋１さ
れ、サブバッファアドレス９と一致し、一致信号１９３
が°′１″′となり、制御部５はサブバッファ６にデ。

−夕が書込まれた事を検出し、サブバッファメモリ６の
出力１８を取込み、サブバッファアドレス９は＋１され
る。以降バッファメモリ４およびザブバッファメモリ６
にＤＫＵ３からのデータ！。

が書込まれる毎に一致信号１９が出、制御部５は。

サブバッファメモリ乙の出力１８を取込む事が。

可能となる。曹込み時にはＣＰＵ２からのデータバス１
５カパンフアメモリ４とサブバッファメモリ乙に入力さ
れ、読取り時と同様にデータ転送中においても送られて
来るデータを制御部５は取出し、利用する事が可能とな
る。

以上述べた如くデータ転送中においても制御部５はその
内容を知る事が可能となり、よって従来はｑＡＰ中で行
なった処理もデータ転送中において処理が可能となる。

サブバッファメモリ乙に入力すべきデータとして本実施
例ではＣｏｕｎ　を部しか必要でなく、Ｋｅｙ部、Ｄａ
ｔａ部はサブバッファメモリ６へ入力する必要はないが
、この制御は制御部５によって容易に実現可能なもので
ある。

発明の効果 本発明によれば、データ転送中においてもそのトランク
やレコードの各種情報を知る事ができ、ｑＡＰ中で行な
っていた処理をデータ転送中１゜に行なう事が可能とな
るので、ＧＡＰ長の短縮つまり記録密度の増大、高速処
理を可能とする効果がある。

【図面の簡単な説明】

第１図は従来のディスク制御装置のブロック図、第２図
はディスク上に記録されるデータフォーマントを示す図
、第３図は本発明の一実施例であるディスク制御装置の
ブロック図である。 １・・・ＤＫＣ１２・・・ＣＰＵ、　３・・・ＤＫＵ、
　　４・・・バッファメモリ、５・・・制御部、６・・
・サブバッファメモす、８・・・入力アドレスレジスタ
、９・・・サプノ（ツ・ファアドレス、１１・・・コン
ペア　回路。

Claims (1)

1. 【特許請求の範囲】 １　上位装置と下位装置の間にあって、データ転送等の
   制御を行なう制御装置であって、該制御装置はバッファ
   メモリを有し、転送するデータをバッファメモリに一時
   貯えた後転送する転送方式をとり、前記バッファメモリ
   とは別にサブバッファメモリを有し、上位装置あるいは
   下位装置から送られて来るデータの中で所定のｆｌ、。 −タをサブバッファメモリに記憶し、前記バッファメモ
   リを経由してデータ転送を行なっている時でも、前記サ
   ブバッファメモリに記憶した内容を参照可能とし、デー
   タ転送中でも転送されるデータを知る事によって効率の
   良いデータ転送を可能とした事を特徴とする制御装置。