JPS6162919A - バツフアメモリ制御回路 - Google Patents
バツフアメモリ制御回路Info
- Publication number
- JPS6162919A JPS6162919A JP59184604A JP18460484A JPS6162919A JP S6162919 A JPS6162919 A JP S6162919A JP 59184604 A JP59184604 A JP 59184604A JP 18460484 A JP18460484 A JP 18460484A JP S6162919 A JPS6162919 A JP S6162919A
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- JP
- Japan
- Prior art keywords
- buffer memory
- data
- external storage
- storage device
- write
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はバッファメモリ制御回路に関し、特に中央処理
装置（ＣＰＵ）と外部記憶装置間のデータ転送に用いる
バッファメモリを制御するのに好適な回路に関するもの
である。
装置（ＣＰＵ）と外部記憶装置間のデータ転送に用いる
バッファメモリを制御するのに好適な回路に関するもの
である。
従来、外部記憶装置にデータを書込むときは、一般に記
録媒体への書込み動作が開始する前に書込みデータをバ
ッファメモリに蓄えておき、書込み動作の時点から書込
みデータの転送を行って、外部記憶装置に書込んでいる
。上記の書込み方法は、記録媒体への書込み時点におい
て、初めて中央処理装置に書込みデータを要求したので
は、各装置間のケーブルによる伝送遅れ、各装置内部の
処理による遅れ等が発生して、データ転送が間に合わな
くなってしまい、オーバーラン障害などが生じるので、
これを防止するために採用されている。バッファメモリ
が中央処理装置がら前もって先取りしている先取りデー
タには、バイト数の制限が存在していない。また、バッ
ファメモリの制御サイクルは、一般に実際の外部記憶装
置固有のデータ転送速度より高く設定されている。すな
わち、バッファメモリには書込み動作と読出し動作が存
在しており、外部記憶装置にデータ転送速度に間に合わ
せるためには、バッファメモリの制御サイクルを上記デ
ータ転送速度の倍以上の高速度にする必要があるからで
ある。このことは、バッファメモリのデータ先取り期間
では、バッファメモリへの書込み作業のみが連続するた
めに、中央処理装置に対して外部記憶装置のデータ転送
速度の倍以上の高速で、バッファメモリの容量分のデー
タを要求することになる。上記の要求は、中央処理装置
の負荷としては非常に大きなものであり、最悪の場合に
は、中央処理装置が応答不可能になってしまう。また、
先取りデータの要求周期を制限するための回路を外付け
することによって、中央処理装置の負担を下げても、一
般には上記要求周期を外部記憶装置のデータ転送速度よ
り高速に設定して、オーバーラン障害の発生を防ぐ必要
があるので、前記と同様に、通常の速度より高速なデー
タ転送が続くことになる。例えば、バッファメモリの容
量をＢ ｍ 、データ先取りの周期をＴ Ｐ ＋外部記
憶装置のデータ転送周期をＴｏ、記録媒体への書込みが
開始した時点でのバッファメモリに既に先取りされてい
るバイト数をｎにしたとき、次式が成立する。
録媒体への書込み動作が開始する前に書込みデータをバ
ッファメモリに蓄えておき、書込み動作の時点から書込
みデータの転送を行って、外部記憶装置に書込んでいる
。上記の書込み方法は、記録媒体への書込み時点におい
て、初めて中央処理装置に書込みデータを要求したので
は、各装置間のケーブルによる伝送遅れ、各装置内部の
処理による遅れ等が発生して、データ転送が間に合わな
くなってしまい、オーバーラン障害などが生じるので、
これを防止するために採用されている。バッファメモリ
が中央処理装置がら前もって先取りしている先取りデー
タには、バイト数の制限が存在していない。また、バッ
ファメモリの制御サイクルは、一般に実際の外部記憶装
置固有のデータ転送速度より高く設定されている。すな
わち、バッファメモリには書込み動作と読出し動作が存
在しており、外部記憶装置にデータ転送速度に間に合わ
せるためには、バッファメモリの制御サイクルを上記デ
ータ転送速度の倍以上の高速度にする必要があるからで
ある。このことは、バッファメモリのデータ先取り期間
では、バッファメモリへの書込み作業のみが連続するた
めに、中央処理装置に対して外部記憶装置のデータ転送
速度の倍以上の高速で、バッファメモリの容量分のデー
タを要求することになる。上記の要求は、中央処理装置
の負荷としては非常に大きなものであり、最悪の場合に
は、中央処理装置が応答不可能になってしまう。また、
先取りデータの要求周期を制限するための回路を外付け
することによって、中央処理装置の負担を下げても、一
般には上記要求周期を外部記憶装置のデータ転送速度よ
り高速に設定して、オーバーラン障害の発生を防ぐ必要
があるので、前記と同様に、通常の速度より高速なデー
タ転送が続くことになる。例えば、バッファメモリの容
量をＢ ｍ 、データ先取りの周期をＴ Ｐ ＋外部記
憶装置のデータ転送周期をＴｏ、記録媒体への書込みが
開始した時点でのバッファメモリに既に先取りされてい
るバイト数をｎにしたとき、次式が成立する。
Ｂｍ＝ｎ＋Ｍ−Ｔｐ／Ｔｏ−Ｍ
・・・（１）
ただし、Ｍはバイト数ｎ以降にｎ時と同様の先取り周期
ＴＰで転送されるバイト数、（ｎ＋Ｍ）は受取りバイト
数の総数、Ｔ ｐ ／ Ｔ ｏ−Ｍは記録媒体へ書込む
ために放出するバイト数である。今、仮にｎ＝１／２・
Ｂｍ、Ｔｐ／Ｔｏ＝０．９とした場合、（１）式は、Ｍ
＝５・Ｂｍとなる。結局、先取り周期ＴＰでデータを要
求するバイト数が大きくなっているので、オーバーラン
障害の要因が存在し、問題があった。
ＴＰで転送されるバイト数、（ｎ＋Ｍ）は受取りバイト
数の総数、Ｔ ｐ ／ Ｔ ｏ−Ｍは記録媒体へ書込む
ために放出するバイト数である。今、仮にｎ＝１／２・
Ｂｍ、Ｔｐ／Ｔｏ＝０．９とした場合、（１）式は、Ｍ
＝５・Ｂｍとなる。結局、先取り周期ＴＰでデータを要
求するバイト数が大きくなっているので、オーバーラン
障害の要因が存在し、問題があった。
本発明の目的は、このような従来の問題を解決し、バッ
ファメモリに外部記憶装置への書込みデータを先取りさ
せるときに、中央処理装置に余分な負担をかけることな
く、データ転送の信頼度を向上させて、中央処理装置と
外部記憶装置間の高速なデータ転送を実現させることの
できるバッファメモリ制御回路を提供することにある。
ファメモリに外部記憶装置への書込みデータを先取りさ
せるときに、中央処理装置に余分な負担をかけることな
く、データ転送の信頼度を向上させて、中央処理装置と
外部記憶装置間の高速なデータ転送を実現させることの
できるバッファメモリ制御回路を提供することにある。
・ −・３−
上記目的を達成するため、本発明のバッファメモリ制御
回路は、外部記憶装置に対する書込みおよび読出しデー
タを一時蓄えるバッファメモリを有し、該バッファメモ
リに対して上記外部記憶装置のデータ転送速度より高速
に書込みデータの先取りを行った後、上記外部記憶装置
に書込みデータを転送する外部記憶制御装置において、
上記バッファメモリに転送されてくる書込みデータの転
送量を任意に設定する手段を備えたことに特徴がある。
回路は、外部記憶装置に対する書込みおよび読出しデー
タを一時蓄えるバッファメモリを有し、該バッファメモ
リに対して上記外部記憶装置のデータ転送速度より高速
に書込みデータの先取りを行った後、上記外部記憶装置
に書込みデータを転送する外部記憶制御装置において、
上記バッファメモリに転送されてくる書込みデータの転
送量を任意に設定する手段を備えたことに特徴がある。
以下、本発明の実施例を、図面により説明する。
第１図は、本発明の一実施例を示す外部記憶装置が用い
られているシステム構成図である。
られているシステム構成図である。
第１図において、１は中央処理装置（Ｃ’ＰＵ）、２は
制御装置、３は外部記憶装置、４はバッファメモリ、５
はバッファメモリ制御回路である。
制御装置、３は外部記憶装置、４はバッファメモリ、５
はバッファメモリ制御回路である。
外部記憶装置３にデータを書き込むときは、ＣＰＵＩか
らの書込みデータをバッファメモリ４に一時蓄えた後、
外部記憶装置３に出力する。反対゛ −４− に、外部記憶装置３のデータを読み出すときは、外部記
憶装置３からの読出データをバッファメモリ４に一時蓄
えた後、ＣＰＵ１に転送する。
らの書込みデータをバッファメモリ４に一時蓄えた後、
外部記憶装置３に出力する。反対゛ −４− に、外部記憶装置３のデータを読み出すときは、外部記
憶装置３からの読出データをバッファメモリ４に一時蓄
えた後、ＣＰＵ１に転送する。
バッファメモリ制御回路５は、バッファメモリ４の書込
み動作、読取り動作、アドレス指定などの制御を行う。
み動作、読取り動作、アドレス指定などの制御を行う。
第２図は本発明の一実施例を示す先取り制限回路の構成
図である。これは、前記バッファメモリ制御回路５内に
ある回路である。第３図は第２図の動作タイムチャート
である。
図である。これは、前記バッファメモリ制御回路５内に
ある回路である。第３図は第２図の動作タイムチャート
である。
第２図において、６はアップダウン・カウンタ、７は初
期値設定信号、８はバッファメモリの書込みサイクル信
号、９はバッファメモリの読取リサイクル信号、１０は
アップダウン・カウンタ６の初期値信号、１１はアンド
回路、１２はキャリーアウト信号、１３は先取り制限許
可信号、１４はバッファメモリ書込みサイクル禁止信号
である。
期値設定信号、８はバッファメモリの書込みサイクル信
号、９はバッファメモリの読取リサイクル信号、１０は
アップダウン・カウンタ６の初期値信号、１１はアンド
回路、１２はキャリーアウト信号、１３は先取り制限許
可信号、１４はバッファメモリ書込みサイクル禁止信号
である。
ＣＰＵＩからバッファメモリ４に書込みデータを転送す
るとき、バッファメモリ制御回路５は、先ず、先取り制
限回路のアップダウン・カウンタ６に対して、初期値信
号１０を初期値設定信号（ＬＤ）７によりセットする。
るとき、バッファメモリ制御回路５は、先ず、先取り制
限回路のアップダウン・カウンタ６に対して、初期値信
号１０を初期値設定信号（ＬＤ）７によりセットする。
その後、書込みデータの転送が開始されると、書込みサ
イクル信号（ＵＰ）８を発生してバッファメモリ４にデ
ータを書き込むと同時に、アップダウン・カウンタ６の
カウント値を増加させる。なお、カウント値は、書込み
サイクルの発生ごとに＋１ずつ加算する。
イクル信号（ＵＰ）８を発生してバッファメモリ４にデ
ータを書き込むと同時に、アップダウン・カウンタ６の
カウント値を増加させる。なお、カウント値は、書込み
サイクルの発生ごとに＋１ずつ加算する。
例えば、アップダウン・カウンタ６を４ ｂｉｔカウン
タに、カウントの初期値として＃ ６１１に設定した場
合、書込みサイクル信号８が１０回発生すると最大のカ
ウント値となり、キャリーアウト信号（ＣＡＲＹ）１２
には１″′が出力されるので、もし先取り許可信号１３
がＩＩ Ｉ Ｎであれば、アンド回路１１の出力である
バッファメモリ書込みサイクル禁止信号１４が′１″と
なる。上記書込みサイクル禁止信号１４が出力されるこ
とにより、それ以降のバッファメモリ４への書込み動作
は停止する。
タに、カウントの初期値として＃ ６１１に設定した場
合、書込みサイクル信号８が１０回発生すると最大のカ
ウント値となり、キャリーアウト信号（ＣＡＲＹ）１２
には１″′が出力されるので、もし先取り許可信号１３
がＩＩ Ｉ Ｎであれば、アンド回路１１の出力である
バッファメモリ書込みサイクル禁止信号１４が′１″と
なる。上記書込みサイクル禁止信号１４が出力されるこ
とにより、それ以降のバッファメモリ４への書込み動作
は停止する。
したがって、この場合の先取りパイ１〜数は１０である
。
。
続いて、バッファメモリ４から外部記憶装置３に書込み
データを転送するとき、バッファメモリ制御回路５は、
読取リサイクル信号（ＤＮ）９を発生してバッファメモ
リ４からデータを読み取ると同時に、アップダウン・カ
ウンタ６のカウント値を減少させる。なお、カラン１〜
値は、前記と反対に、読取リサイクルの発生ごとに−１
ずつ減算する。
データを転送するとき、バッファメモリ制御回路５は、
読取リサイクル信号（ＤＮ）９を発生してバッファメモ
リ４からデータを読み取ると同時に、アップダウン・カ
ウンタ６のカウント値を減少させる。なお、カラン１〜
値は、前記と反対に、読取リサイクルの発生ごとに−１
ずつ減算する。
それによって、キャリーアウト信号１２が、続いて書込
みサイクル禁止信号１４がそれぞれｒｒ ＯＨとなり、
バッファメモリ４に対する書込みサイクルが再び可能と
なる。なお、先取り制限許可信号１３は、外部記憶装置
３からの読み出し動作の期間では、０”にしておく。ま
た、例えば制御装置２において、予め書込みデータの変
更、修正などを行う場合等も０′″にする。
みサイクル禁止信号１４がそれぞれｒｒ ＯＨとなり、
バッファメモリ４に対する書込みサイクルが再び可能と
なる。なお、先取り制限許可信号１３は、外部記憶装置
３からの読み出し動作の期間では、０”にしておく。ま
た、例えば制御装置２において、予め書込みデータの変
更、修正などを行う場合等も０′″にする。
このように、先取り制限回路の書込みサイクル禁止信号
１４によって、バッファメモリ４への書き込み動作、す
なわち書込みデータの先取り凧を制限することができる
。また、カウンタのカウント量とそれに対する初期値を
与えることにより、° −７＝ 使用される環境に適合する先取りパイ１〜数にできる。
１４によって、バッファメモリ４への書き込み動作、す
なわち書込みデータの先取り凧を制限することができる
。また、カウンタのカウント量とそれに対する初期値を
与えることにより、° −７＝ 使用される環境に適合する先取りパイ１〜数にできる。
なお、本発明は、実施例に示したシステム構成の他に、
書込みと読み出し動作を共存させるバッファメモリを用
いてデータ転送する場合にも適用できる。
書込みと読み出し動作を共存させるバッファメモリを用
いてデータ転送する場合にも適用できる。
以上説明したように、本発明によれば、中央処理装置か
らの書き込み先取りデータを、先取り制限回路の書込み
サイクル禁止信号でバイト数を制限して転送させるので
、中央処理装置に余分な負担をかけることなく、中央処
理装置と外部記憶装置間における高速なデータ転送の信
頼度は向」ニする。
らの書き込み先取りデータを、先取り制限回路の書込み
サイクル禁止信号でバイト数を制限して転送させるので
、中央処理装置に余分な負担をかけることなく、中央処
理装置と外部記憶装置間における高速なデータ転送の信
頼度は向」ニする。
４４発明の詳細な説明
第１図は本発明の一実施例を示す外部記憶装置が用いら
れたシステム構成図、第２図は本発明の一実施例を示す
先取り制限回路の構成図、第３図は第２図の動作タイム
チャートである。
れたシステム構成図、第２図は本発明の一実施例を示す
先取り制限回路の構成図、第３図は第２図の動作タイム
チャートである。
１：中’１４装［（ＣＰ Ｕ）、２；制御装置、３：外
部記憶装置、４：バッファメモリ、５：バラ° −８
− ファメモリ制御回路、６：アップダウン・カウンタ、７
：初期値設定信号、８：書込みサイクル信号、９：読取
リサイクル信号、１０：初期値信号。
部記憶装置、４：バッファメモリ、５：バラ° −８
− ファメモリ制御回路、６：アップダウン・カウンタ、７
：初期値設定信号、８：書込みサイクル信号、９：読取
リサイクル信号、１０：初期値信号。
１１：アンド回路、１２：キャリーアウト信号、１３：
先取り制限許可信号、１４：書込みサイクル禁止信号。
先取り制限許可信号、１４：書込みサイクル禁止信号。
Claims (1)
- （１）外部記憶装置に対する書込みおよび読出しデータ
を一時蓄えるバッファメモリを有し、該バッファメモリ
に対して上記外部記憶装置のデータ転送速度より高速に
書込みデータの先取りを行った後、上記外部記憶装置に
書込みデータを転送する外部記憶制御装置において、上
記バッファメモリに転送されてくる書込みデータの転送
量を任意に設定する手段を備えたことを特徴とするバッ
ファメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184604A JPS6162919A (ja) | 1984-09-05 | 1984-09-05 | バツフアメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184604A JPS6162919A (ja) | 1984-09-05 | 1984-09-05 | バツフアメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6162919A true JPS6162919A (ja) | 1986-03-31 |
Family
ID=16156118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59184604A Pending JPS6162919A (ja) | 1984-09-05 | 1984-09-05 | バツフアメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162919A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH038015A (ja) * | 1989-06-06 | 1991-01-16 | Hitachi Ltd | ディスクドライブ制御装置 |
| JPH0335313A (ja) * | 1989-06-30 | 1991-02-15 | Fujitsu Ltd | データ転送方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835627A (ja) * | 1981-08-26 | 1983-03-02 | Toshiba Corp | メモリデ−タ先取り制御方式 |
| JPS58182774A (ja) * | 1982-04-21 | 1983-10-25 | Hitachi Ltd | 制御装置 |
-
1984
- 1984-09-05 JP JP59184604A patent/JPS6162919A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835627A (ja) * | 1981-08-26 | 1983-03-02 | Toshiba Corp | メモリデ−タ先取り制御方式 |
| JPS58182774A (ja) * | 1982-04-21 | 1983-10-25 | Hitachi Ltd | 制御装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH038015A (ja) * | 1989-06-06 | 1991-01-16 | Hitachi Ltd | ディスクドライブ制御装置 |
| JPH0335313A (ja) * | 1989-06-30 | 1991-02-15 | Fujitsu Ltd | データ転送方式 |
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