JPS5835627A - メモリデ−タ先取り制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は主メ彎す七周辺装置との間のデータ転送全行な
うチャネルにおけるメモリデータ先取）ＩＩＪ御方弐に
関する・ 一般にデーＩＩ＆履装ａ＃ｉ第１図に示されるように主
メ毫す１と周辺装置たとえば入出力装置（以下、Ｉｌｏ
と称すゐ）２との間のデータ転送を中央部ｍｔ装置（以
下、ＣＰＵと称する）Ｓかも独立して興行するチャネル
４ｔ−有している。テヤネル４には高速データ転送を図
るためにデータバッフ７４１が設けられている。Ｃのデ
ータバッフ７４１１１ＣはＩｌｏ　２に転送される主メ
モリ１からのり一ドデータ、更に扛Ｉ／ｌ）　ｊから転
送される主メモリ１へＯライドデータがどのメモリデー
タが格納される。また、チャネル４には主メモリ１に対
するメモリアドレスを出力するメモリアドレスカウンタ
４２が設けられている。

このメモリアドレスカウンタ４２にはデータ転送に際し
、主メモリ１における転送領域の先頭のメそりアドレス
が竜ツＦされるようになっている。そしてメモリアドレ
スカウンタ４２はＤＭＡ　（Ｄｉｒｅｃｔ　Ｍｅｍｏｒ
ｙ　Ａｃｃｅｓｓ）バスｓを介して主メモリ１に対する
メ（リアクセスが実行される毎にインクリメントされる
。６はＩｌｏ　ｊの入出力コントー−ツである。入出力
＝ントロー２６には転送すべきバイト数を示す転送バイ
ト数カクンタ６１が設けられている。この転送バイト数
カウンタ６ＪＫはデータ転送に際し主メ亀す１におけゐ
転送領域ａｔイズを示すバイト数すなわち転送バイト数
がセクトされゐ、そして転送バイト数カクンタ６１　ｉ
ｊ　Ｉｌｏ　ｊとチャネル４０データバツフア４１との
間でたとえばｌバイ）転送が行なわれる毎にディクリメ
ントされる。入出力コントローラ６ｔｉ転送バイト数カ
ウンタ６１の内容が「０」となったことを検出すること
によってＩ／Ｃ）　２とデータバッファ４Ｉとの間のデ
ータ転送の終了１知ることができる。

主メモリ１と工１０２との間のデータ転送において、主
メモリ１からＩｌｏ　２への転送の場合であってＩ／ｌ
）　ｆｆ　Ｋ対するデータ転送が終了しない状態では、
一般にチャネル４ｔｊ、データバッファ４１が滴杯（Ｆ
ＵＬＬ状態）でない限り、主メモリ１に対してメモリデ
ーＩの先取り１行なう。周知のようにチャネル４（υテ
ータバッ７７４１）と主メモリ１との間のデータ転送速
度は、チャネル（のデータバッファ４１）とｌ１０２と
の間でＯデータ転送速度にくらべて高速である。したが
って、上述のメモリデータ先取りにより主メモリ１にお
ける転送領域Ｏ全メモリデータが順次チャネル４に読み
出し転送され良時点では、チャネル４（のデータバッフ
ァ４１）からｌ１０２へのデータ転送＃：を終了してい
ない（転速バイト数カウンタ６１の内容が印」とならな
い）場合が殆んどである。このため、チャネル４け工Ａ
２へのデータ転送が終了するまで、メモリアドレスカウ
ンタ４２をインクリメントしなから、主メモＩＪ　Ｊ　
Ｋおける上記転送領域？越えた１１斌に対しても転送領
域に対する場合と同様にメモリデー！の先取〕を引き続
き行なっていた。

この結果、伝送領域が主メモリ１０ｐ終−ワード（＃＃
％メモリアドレス）で終る場合Ｃ或いは最ワ 終ｌ−ドに近り位置で終る場合）、メモリブールｖ先取
？）の過程でメモリアドレスカウンタ４２が主メモリー
の最終メモリアドレス（実装メモ！７　（７）ｉ＋大の
アドレス）を越えたメモリアドレスを示すことになり、
尚該メモリアドレスに基づく主メモリーに対す為メモリ
アクセス時メモリｘ　５−　（０ＶＥＲＡＤＤＲ，Ｅ８
８）　ＧＣナラ”ＣＬ、　ｔ　ウ間ａｄ（あった。

このような問題【ｗ６決す為ために、第２図に示すよう
にチャネル４内に主メモり１の最終メモリアドレスがセ
ットされる最終メモリアドレスレジスタ４３と、比較器
４４とを設け、メそリアドレスカウンタ４２で示される
メそリアドレス＠が最終メモリアドレスに）ｔ−越えな
い場合のみ、メモリリクエストの出方を許可する手段が
考えられる・しかじ、この手段では、上述のように最終
メ毫すアドレス管セットするためにビット幅の大きなレ
ジスタ、同じくビット幅の大きなデータ（アドレス）の
比較が行なえる比較器などが必要と１ｋ）、構成が妙雑
となる欠点がある。また、ソ７）処Ｗ等にょ）最終メモ
リアドレスレジスタ４ＪＫあらがじめ主メモリ１０最終
メモリアドレスをセットしておかねばならず、しかも主
メモリ１ｏメ−ｔ−リ構１！ｔｔ−（容量アップ尋のた
めに）変更した場合、新たなｉｌｋ終メモ替アドレスを
改めてセットしなければならず、煩雑と１ｋｈ欠点があ
あ。

本尭ＩＩ！ＩＦｉ上記事ｆｆに鑑みてなされたもので、
その鰯的鉱、少量のハードウェア【付加するだけで、チ
ャネルが笑装メモリ０ｉＩｋ＃メモリアドレス（容量）
を知らなくてもＩＩｉ！装メモリの領域を越えるメモリ
アクセス（オーバーアドレス）とならないメモリデータ
先取）制御方式を提供することＫある。

以下、本発明の一実施例を図ｍｔ−参照して欽明する。

第３図は本発明が適用されるチャネルの要部Ｓ戒を示す
もので２１は第１図のメモリアドレスカウンタ４２と同
様のメモリアドレスカウンタである。本笑施例において
メモリアドレスカウンタ７１は主メモリに対する２４ピ
ツ）（Ａｏ・〜Ａ２ｅ）のメモリアドレス【出力するも
ので、１メモリサイクルが終了したこと管示すメモリ終
了信号ＭＩｉＮＤ（論理ＩＩＩで有効）Ｋ応じてインク
リメントされる。７２はデータバッファアル／エンプテ
ィディグＩり（以下、Ｆ／ｌデイテクメと称する）であ
る。φディテクタ１２は図示せぬデータバッファが満杯
（ＦＵＬＬ　）になっているか否か、史には空（ＩＭＰ
ＴＹ　）　Ｋなっているか否かを検出するもので、良と
えばアクグ／ダクンカクン！で構成されている。■ディ
テクタ７２は前記メモリ終了信号ＭＮＮＤＫ応じてイン
タリメントされ、バイトデータ転送終了信号ｌ０ＩＮＤ
　（論理ＩＩｍで有効）Ｋ応じてディクリメントされる
。このバイトデータ転送終了信号ｌ０１ＮＤはデータバ
ッファに格納されているデータが１パイ）Ｉル側に転送
されたことを示す信号である。リディテタタ７２け、た
とえばボー−信号をデータバッファが９になったことを
示すバッファエンプ、ティ信号１！ＭＰＴＹ（論理＠Ｏ
Ｉで有効）として出力し、キャリー信号をデータバッフ
ァが満杯になり九ことｔ示すバッファフル信号ＦＵＬＬ
（論理１ｏ１で有効）として出力する。

７Ｓはメモリブロック検比器九とえばＤ撤７リツプ７０
ツ１であゐ・Ｄ型７リツ７”７ＷツグＩＳにメモリアド
レスカウンタから出力されるメモリアドレスが図示せぬ
主メＪ１−ｖｔ構成する会メ篭りプロッＩＯ境界を越え
たか否かｔ検出するものである。本実施？ＩＩにおいて
、上記各メモリブロックは１メ毫リアドレスのワード構
成が１バイトで、そのメモリ容量が２５６ＫＢ　（Ｋ−
１０２４、Ｂ−１バイト）である。したがって各メモリ
ブロックＯ境界のブロック内物理アドレスは１２８に一
１’ｌ地（２連数表示では１１１が１８個）でＬＤ、主
メモリにおける各メモリブロックの境界（ブ四ツク内最
終ワード位′！１）のメモリアドレスＦｉ１２８に一１
番地の整数倍となる。

この場合、上記メモリアドレスが１２８に番地の整数倍
となったことｔ知ることによって当眩メモリアドレスが
メモリブロックの境界を越え友こと【検出することが可
能となる。そこで本冥施例では、メモリアドレスカウン
タ７１で示されるメモリアドレスが、１２８に一１番地
の整数倍のメモリアドレスの次のメモリアドレス、すな
わち１２８に番地のメモリアドレスとなった時、当該メ
モリアドレスの１１８ビツト（最下位ビットＡ、・を第
θビットとするものとする）が１（）ｌから”１”　Ｋ
遷桜することに着目し、この状態遷移を検出するように
している。そこでＤ型フリツ１７四ツブ７３のデータ入
力端子りに固足の論ｓＪｌ情報を導入し、クロック入力
端子ＣＫＫメモリアドレスカウンタ７１から出力される
メモリアドレスの第１８ピツトム１畠ヲ導入し、このＷ
、１８ビツトＡ　ｔ＊ｆ）＆ｊ鯉１ｏｌ　ｆｔｈ　ラ’
１”への状態遷移によってＤ型７リツプフロツプ７３が
セットされることによｐメそりアドレスがメモリブロッ
クの境界を越えたこと【検出するよりにしている。

７４はメモリデータＯ先＊ｐｖ−要求するためのメモリ
要求回路、たとえばアンドゲートである。アンドゲート
７４にはメモリビジィ信号ＭＢ８Ｙ％Ｄ型７リツプフロ
ツグのＱ出力、およびＦβティチクタフ２から出力され
るバッファフル信号Ｆ　Ｕ　Ｌ　Ｌが入力される。ここ
でメモリビジィ信号Ｍ　Ｂ　’８　Ｙはメモリサイタル
中有効（論理１０１　）となる信号である。アンドゲー
ト７４はＱ　＝”ｌ”　、　Ｆ　Ｕ　Ｌ　Ｌｗｘ　”１
１０とき開状態となりメモリビジィ信号ν８８ＹＶｒそ
のまま出力する。したかってＱ　、、　”ＩＩ、　ＦＵ
ＬＬ　−”１”　ｔｖ　、！：き、アントゲート７４か
らメモリサイタルの終了毎にメモリリクエスト信号ＭＲ
ＥＱが出力される。

７５１１ｍメ・モリ先取り起動回路たとえばナントゲー
トである。ナントゲート７５Ｆｉ、Ｄ型フリップフロッ
プ７３がセット状ｍｌ！　（Ｑ−’Ｏ”　、）にあるた
めアンドゲート７４からメモリリクエスト信号ＭＲＱが
出力されない場合［Ｄ型フリップフロップ７３を強制的
にリセットし、メモリデータの先取りを再開せしめるた
めのものである。ナントゲート７５には、Ｆβディチク
１７２から出力されるバッファエンプティ信号１ｅＭＰ
ｒＹのインバータ７６による反斬出力、および図示せぬ
ＩＡ＠から与えられるデータリクエスト信号１０ＲＩＱ
が入力される。ナントゲート７５の出力は再起動信号Ｒ
ＥＳＴＡＴとしてＤ型７リツプフ四ツプフ３のタリア入
力端子ＣＬＲ［入力される。

次に本発明一実施例の動作管説明する。一般にデータ転
送を行なおうとするＩｌｏはチャネルのメモリアドレス
カウンタ７ＪＫメモリスタートアドレス（主メＪＩＶＫ
Ｔｈける転送領域の先頭のメモリアドレス）をセットし
た後、論１１１１ｍのデータリクエスト信号ｌ０ＩＲＱ
を出力する。こＯとき、データバッファは空状ＩＫある
ため、φディテクタ７２から有効（論理１０″）なバッ
ファエンプティ信号ＩＥＭＰＴＹが出力されている。

したがってナントゲート１５のナンド条件が成立し、ナ
ントゲート７５から論ＷＡ”ｏｌの再起動信号１１８Ｔ
ＡＴが出力される＊ＤＷｉアリツブフロップ７ＪＦｉこ
０１Ｍｌ１１１”０”の再起動信号ＲＥ８ＴＡＴによっ
てリセットされる。仁の結果り型７リツプフ四ツｙｙ　
ＪＯＱ出力は論ＩＩ　”１”となる。Ｄ型７リツプフ四
ツグｙ　ｓｏＱ出力（４ｍ１１１１″）はアンドゲート
１４に入力される。このアンドゲート１４にはμ７１か
ら出力されるバッファフル信号ＦＵＬＬも入力される。

ｃのときデータバッファは満杯でないため１υＬＬ　禦
”　ｌ　”である、この結果、アンドゲート７４は開状
態となル、メモリ終了信号１１［Ｂ８ＹＫ応じてｌメモ
リサイタル毎にメ篭りリクエスト信号ＭＲｉＱ１出力す
る。そして、このメモリリタエスト信号■化ＱＫ応じて
主メモリに対するメモリサイタルが実行され、転送領域
におけゐ先頭ワードが読み出される。

この読み出しデータは図示せぬＤＭＡバス【経内してチ
ャネルに転送され、−データバッファに格納される。１
メモリサイクルが終了すると有効なメモリ終了信号■Ｎ
Ｄがメモリアドレスカウンタ７１および騎ディテタタ１
２に入力され、これらメモリアドレスカウンタ７１およ
びいディテクタ７２は共にインタリメントされる。

そして、１メモリサイクルが終了する毎にアンドゲート
１４からメモリリクエスト信号ＭＲＨＱが出力され、上
述した動作が繰９返し実行され−る。一方、このように
してデータバッファに格納されたデーｌは、その格納順
に１バイトずつ順次Ｉ１０側に転送される。そして、デ
ータバッファのデータが１パイ）　Ｉ／ｌ）　ＩＩＩ　
Ｋ転送される毎にバイトデータ転送終了信号ｌ０ＫＮＤ
が弊ディテクタ７２に入力される。これによりφディテ
クタ１２はディクリメントされる。

このような状態てメモリアドレスが成るメモリブロック
の境界を越え、１２８に番地の整数倍となったものとす
る。このとき、メモリアドレスの第１８ビツトＡＩは論
理１０Ｉがら論！ｌｌｘ＃に遷移している。Ｄ型７リツ
プフ四ツ１フ３はメモリアドレスの第１８ビツトＡｌｌ
の論、１１１０”から論ｌ！”１”への遷移に応じてセ
ットされ、七〇Ｑ出力は論理１６１となる。この結果、
アンドゲート７４け閉状態とな９、メモリリクエスト信
号ＭＲＥＱの出力が禁止されゐ。これにより、王メモリ
に対するメモリデータの先取りが停止される。

一方、データバッファに格納されたデータの１１０儒へ
の転送は、上述のメモリデータＯ先取シの停止に無関係
に続行される。そして、データバッファからＩ／ｌ）側
へ転送されたデーＩのバイト数が所定バイト数に達する
とデータ転送は終了する。このように本実施剣によれば
、メモリアドレスカラン／１１から出力されるメモリア
ドレスがメ（リプＵツクの境界を越えるｔメモリデータ
の先取りが停止されるので、ＭＵメモリブ貴フッタたと
え主メモリ管構成するメモリブロックの最終メモリブロ
ックであったとしても主メモリの最終メモリアドレスｆ
！えたメモリサイクルが実行されることはない、したが
ッテ、ｔ　−バー　７　）’レス（０ＶＥＲＡＤＤＲＥ
Ｓ８　）トナラないため、メモリエラーが発生する恐れ
はない。

しかも、本実施例でけ、主メモリの容量に無関係に一定
である各メモリブロック（メモリカード）のブロック境
界にＮ目し、肖該メモリブロックの境界を検出すること
によってメモリデータ０先取ルを停止するようにしてい
るので、主メモリの容量いいかえれば主メモリの最終ア
ドレスをチャネルに知らせる必要がない、したがって、
ソフト処理等が簡略化さすると共に、たとえ主メモリの
！！候容量ｔｆｊ！　Ｌ、たとしても、主メモリを構成
する各メモリブロックの容量が変わらない限り、チャネ
ルに対するｆｊ！処理は不要となる。

ところで、メモリデータの先取りが停止された状態で、
データバッファに格納されたデータが全てＩｌｏ　＠　
ｐｃ転送されても転送データのバイト数が所定バイト数
に達しない場合、工１０は再び論理１１１のデータリク
エスト信号ｌ０ＲＥＱ　を出力する。このとき、データ
バッファは空状態となっているため、φデイテ／Ｉ７２
から有効（論理ｌｏｇ　）なバッファエン１ティ信号Ｅ
ＭＰＴＹが出力されている。この結果、前述したように
ナントゲート７５から論理＠ｏ”　ｏ再起動信号ＲＦ！
５ＴＡＴが出力され、（メモリアドレスカウンタ７１が
１２８に番地の整数倍のメ等リアドレスを示しているＫ
もかかわらず）Ｄ型フリップフロップ７３はリセットさ
れる。これによりＤ型７リツ１７０ツブ７３のＱ出力は
＃理１１１となる。

アンドゲート７４ｆ’ｆ：、Ｄ温７リツプ７０ツブ７３
の論ｊｌ　”１”　＋２）　Ｑ出力に応じて再び開状態
となシ、メモリビジィ信号ＭＢ８Ｙ［ｉじてｌメモリサ
イタル毎にメモリリクエスト係号ＭＲｇＱｌ出力する。

このようにしてメモリデータの先取ｐが再開され、次の
メモリブロックの先一番地から順次メモリデータが読み
出される。

以上詳述したように本発明のメモリデータ先取９制御方
式によれば、少量のハードウェア管付加するだけで、チ
ャネルが実装メモリの最終アドレス（存崖）を知らなく
ても実装メモリの領域ｅ越えるメモリアクセス（オーバ
ーアクセス）の発生を防止することができる。

【図面の簡単な説明】

明が適用されるチャネルの要部構成を示すブロック図１
である。 １・・・主メモリ、２・・・入出力装置（Ｔ／Ｄ）　、
３・・・中央処理装置１（ＣＰＵ）、４・・・チャネル
、４１・・・データバッファ、４１１．１１・・・メモ
リアドレスカウンタ、７２・・・データバッファフル／
エンプティディテクタ（Ｆ／ｌｉｆディテクタ）、７３
・・・Ｄ型７リツグ７０ツフ−（メモリブロック検出器
）、７４・・・アンドゲート（メ毫す要求同語）、７５
・・・ナントゲート（メモリ先取）起動囲路）。 ＝１５

Claims (1)

【特許請求の範囲】
1. 主メモリと周辺装置との間のデータ伝送管デタバツファ
   を介して行ない、主メモリから周辺装置へのデータ転送
   の際にはメモリデータの先取フを行なうチャネルにおい
   て、メモリアミセス毎にインクリメントされ、上記主メ
   モリに対するメモリアドレスを出力するメ、篭りアドレ
   スカウンタと、このメモリアドレスカウンタから出力さ
   れる上記メモリアドレスの特電ビットの論理状態に基づ
   いて尚該メモリアドレスが上記主メ峰すを構成するメモ
   リブロックの境界を越えたか否かｔ検出するメモリプロ
   ２／検出器と、少なくともこのメモリブ胃ツク検出器の
   検出出力に迅じペメモリサイクルの実行／停止を制御′
   するメモリ要求回路と、上記データバッファが空になっ
   たことを検出するバッファエンプティ検出器と、このバ
   ッファエンプティ検出器の検出出力および上記周辺装置
   かも０デ一タ転送畳求に応じて上記メ峰すプｐツク検出
   −器管強制的にメ毫すプ四ツタ境界の未検出状態とする
   メモす失職１起動回路と管具備し、上記メモリブロック
   検出器でメモリプロッタの境界を起えたことが検出され
   るとメモリデータの先取ｐ′１ＩＩＪ作を停止し、上記
   バッファエンプティ検出器で上記データバッファがｇに
   なり良ことが検出された状態で上記周９辺装置からの上
   記データ転送要求によりメモリデータＯ先取り動作を再
   開することｔ＃黴とするメモ、リデーメ先取）制御方式
   。