JPH06100998B2 - データ転送制御用インターフェース回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ転送制御用インタ
ーフェース回路に係り、特にハード・ディスク・ドライ
ブ（ＨＤＤ）のような周辺装置からホストに割込みをか
けて、それらの間でデータ転送を行うインターフェース
回路に係る。

【０００２】

【従来の技術】パーソナル・コンピュータ・システムに
おいて、ホストとその周辺装置を接続するのにいわゆる
ＡＴインターフェースが広く採用されている。ＨＤＤは
代表的な周辺装置の一つである。周辺装置のメーカーか
らすれば、ＡＴインターフェースを介するホストとのや
りとりは統一されているのが望ましいが、コマンドによ
っては幾つかの動作シーケンスが可能になっているもの
がある。例えば、ＨＤＤに対する読取りコマンドは、ホ
ストがＨＤＤの状況レジスタをいつ読むかに応じて、２
つの動作シーケンスの何れかで実行される。その第１の
動作シーケンスは次のようになっている。

【０００３】１．ＨＤＤは、ホストに転送するデータ
（通常は１セクタ分のデータ）が準備できた時、状況レ
ジスタのデータ要求（ＤＲＱ）ビットをハイにし、同時
にホストに対して割込み要求ＩＲＱをアサートする。 ２．ＨＤＤからＩＲＱを受け取ると、ホストはまず、Ｈ
ＤＤの状況レジスタを読み（この時ＩＲＱはリセットす
なわち落される。ＩＲＱは、ホストが状況レジスタを読
むと必ずリセットされる）、それからデータ転送を始め
る。 ３．１セクタ分のデータの転送が終ると、ＨＤＤは一度
ＤＲＱビットをリセットする。 ４．ステップ１〜３を必要なセクタ数だけ繰り返す。 上述のシーケンスでは、データ転送を始める前にホスト
が状況レジスタを読んでいるので、以下このシーケンス
を「前読み」ということにする。しかし、ホストによっ
ては次のように読取りコマンドを処理しているものもあ
る。

【０００４】１．前読みのステップ１と同じ。 ２．ＨＤＤからＩＲＱを受け取ると、ホストはまずデー
タ転送を始め、そのセクタの終りまで転送する。 ３．前読みのステップ３と同じ。 ４．ホストはＨＤＤの状況レジスタを読む（これにより
ＩＲＱがリセットされる）。 ５．ステップ１〜４を必要なセクタ数だけ繰り返す。 この２番目のシーケンスでは、１セクタ分のデータの転
送が終った後でホストが状況レジスタを読んでいるの
で、以下これを「後読み」ということにする。ホストが
後読みモードで動作する場合、次のような時に誤動作が
生じることがあった。すなわち、ホストが現在のセクタ
の状況を知ろうとしてＨＤＤの状況レジスタを読むタイ
ミング（後読みのステップ４）が、ＨＤＤにおいて次の
セクタの準備ができるタイミング（ステップ４の後のス
テップ１）より遅い時である。この場合には、前のセク
タ転送に対する状況レジスタ読取りによって次のセクタ
のＩＲＱがリセットされてしまい、その結果ホストは次
のセクタのＩＲＱを待ち続け、ＨＤＤはデータ転送を待
ち続けるという異常事態が生じる。実際、次のセクタの
ＩＲＱはセクタ・データの準備ができ次第ハードウェア
によってアサートされるので、このような事態が発生し
た。

【０００５】上述のような異常事態を避けるためには、
ホストが状況レジスタを読んだ後に、次のセクタのＩＲ
Ｑをアサートするようにする必要がある。しかし、ホス
トが前読みモードの場合は上のような異常事態は発生し
ないので、単純にＩＲＱを遅らせる方法をとると、ホス
トが前読みモードのときにデータ転送のパフォーマンス
が悪くなるという問題がある。従って従来は、ホストが
前読みモードか後読みモードかに応じてスイッチを設定
し、後読みの場合は、ＩＲＱを遅らせるのではなく、状
況レジスタが読まれた時に直ちにＩＲＱを再度アサート
するという方式をとっていた。これは、後読みの場合で
もパフォーマンスを悪くしないためである。しかし、最
近のホストには、オペレーティング・システム（ＯＳ）
によって前読みになったり後読みになったりする場合が
多々あり（例えば、ＯＳ／２では前読みになり、通常の
ＤＯＳでは後読みになる）、その場合はモードが変わる
度にスイッチを設定し直さなければならない。

【０００６】ＩＲＱの制御をすべてマイクロコードで行
うようにした方式もある。この方式によると、ＩＲＱが
アサートされるタイミングがいつも遅いため、前読み及
び後読みの両モードとも正常に動作するが、ハードウェ
アでの制御に比べてパフォーマンスが悪い。

【０００７】以上のような問題を解決するため、本出願
人の先願である特願平３−３３７９９５号は、ホストの
モードが前読みか後読みかを自動的に検出するインター
フェース回路を提案している。このインターフェース回
路は、ＨＤＤのコントローラからのデータ要求信号ＤＲ
Ｑ及びホストへ送られる割込み要求信号ＩＲＱの状態に
応じて、ホストのモードを自動的に検出するモード検出
回路、ホストが後読みモードの場合にＤＲＱを所定時間
だけ遅らせる遅延回路、及び該遅延回路の出力（被制御
ＤＲＱ）に応答してホストへのＩＲＱを発生する割込み
要求発生回路を含む。ホストが前読みモードであること
をモード検出回路が検出した場合は、遅延回路は働か
ず、ＤＲＱは遅延なしに被制御ＤＲＱとして割込み要求
発生回路へ供給される。

【０００８】

【発明が解決しようとする課題】上述のインターフェー
ス回路を用いると、従来のスイッチで切り替える方法及
びマイクロコードで制御する方法に比べてパフォーマン
スは上がるが、ＤＲＱの遅延時間を予め決めてしまうた
め、設定した遅延時間が経過するよりも前にホストによ
る状況読取りが完了したとしても、直ちにＩＲＱを出せ
ないという問題があった。

【０００９】従って本発明の目的は、同一のハードウェ
アで前読み及び後読みの何れにも誤りなく対応できると
共に、ホストが後読みモードの場合に、状況読取りがあ
ると直ちに次の割込み要求を出せるインターフェース回
路を提供することにある。

【００１０】

【課題を解決するための手段】本発明は、割込みに基づ
いて周辺装置とホストとの間でデータを転送するコンピ
ュータ・システムにおいて、ホストが何れのモードであ
っても誤りなくデータ転送を実行するインターフェース
回路に係る。このようなコンピュータ・システムでは、
周辺装置は１ブロックのデータの転送準備ができた時に
データ要求を発生してホストに割込み要求を送る。ホス
トは、この割込み要求に応答して周辺装置の状況を読み
取ってからブロック・データ転送を開始する第１のモー
ド、又はブロック・データ転送が終了してから周辺装置
の状況を読み取る第２のモードで動作する。本発明に従
うインターフェース回路は、周辺装置からのデータ要求
に応答してホストへの割込み要求を発生し、ホストによ
る状況読取りがあると割込み要求を落す割込み手段と、
次のデータ要求が発生されても周辺装置の状況がまだ読
み取られていなければホストが第２モードにあることを
検出するモード検出手段と、該モード検出手段からの第
２モード検出信号及びホストによる状況読取りに応答し
て前記割込み手段にホストへの割込み要求を再び発生さ
せる手段とを具備している。

【００１１】

【実施例】本発明に従うインターフェース回路を含む全
体のシステム構成を図１に示す。本実施例では、周辺装
置としてＨＤＤを想定しているが、本発明は前述のよう
な前読み及び後読みの問題がある周辺装置であればどの
ようなものにも適用できる。

【００１２】図１において、破線で囲んだＨＤＤ１０は
インターフェース回路１４及びシステム・バス（ＡＴバ
ス）１６を介してホスト１２に接続される。ホスト１２
はｉ８０３８６等のマイクロプロセッサを含んでおり、
ＨＤＤ１０及び図示していない他の周辺装置（キーボー
ドやディスプレイ等）と共に、本出願人のパーソナル・
コンピュータＡＴシステム或はその互換システムを構成
している。

【００１３】ＨＤＤ１０は、ＨＤＤ全体の制御を司るマ
イクロプロセッサ制御のデバイス・コントローラ１８を
含む。デバイス・コントローラ１８の主な機能は３つあ
る。すなわち、ヘッド２０を用いる読取り及び書込みの
制御、ヘッド２０を移動させるためのボイス・コイル・
モータ（ＶＣＭ）２２の制御、並びにディスク（図示せ
ず）を回転させるためのスピンドル・モータ２４の制御
である。ヘッド２０による読取り及び書込みは、セクタ
・バッファ２６及び読取り／書込み（Ｒ／Ｗ）回路２８
を用いて行われる。セクタ・バッファ２６は、本実施例
では６４セクタ分のデータ（３２Ｋバイト）を記憶する
ことができる。Ｒ／Ｗ回路２８は周知の構成であって、
読取り及び書込みに必要な各種回路、すなわち増幅器、
ピーク検出器、可変周波数発振器（ＶＦＯ）、符号器、
復号器、サーボ論理、アナログ・ディジタル変換器、デ
ィジタル・アナログ変換器などを含んでいる。ＶＣＭ２
２及びスピンドル・モータ２４の制御は、それぞれＶＣ
Ｍドライバ３０及びスピンドル・ドライバ３２を介して
行われる。図１に示した各システム要素は、インターフ
ェース回路１４を除くと通常のものでよく、またそれら
の構成は既に周知であるから、それらの詳細については
省略する。

【００１４】インターフェース回路１４の入出力部の構
成を図２に示す。これは、レジスタ選択器４０によって
選択される複数のレジスタ、すなわちセクタ・カウント
・レジスタ４２、アドレス・レジスタ４４、コマンド・
レジスタ４６、データ・レジスタ４８及び状況レジスタ
５０を含む。アドレス・レジスタ４４は、実際には４つ
のレジスタ（２つのシリンダ・アドレス・レジスタ、１
つのセクタ・アドレス・レジスタ及び１つのドライブ／
ヘッド・アドレス・レジスタ）から成っているが、ここ
では便宜上、それらを１つのレジスタにまとめて取り扱
うことにする。

【００１５】セクタ・カウント・レジスタ４２は読取り
又は書込みが行われるセクタの数を保持し、アドレス・
レジスタ４４はその開始アドレスを保持し、コマンド・
レジスタ４６はコマンド・コードを保持し、データ・レ
ジスタはホスト１２からＨＤＤ１０に書込むデータ又は
ＨＤＤ１０からホスト１２に読み出すデータを保持し、
状況レジスタ５０はＨＤＤの状況を示す複数のビットを
含む（詳細については、ＡＴインターフェースの規格案
であるＡＴアタッチメントを参照されたい）。これらの
レジスタは、ホスト１２からシステム・バス１６を介し
てレジスタ選択器４０に供給される情報により選択され
る。その時レジスタ選択器４０は、特定のレジスタを選
択する信号Ｓｉ（ｉ＝１、２、３・・）を発生する。図
２には、本発明の理解に必要な５つのレジスタしか示し
ていないが、実際にはもっと多くのレジスタが設けられ
ている。

【００１６】ホスト１２は、インターフェース回路１４
にコマンドを送る場合、特定のレジスタを選択するアド
レス及び入出力書込み信号（−ＩＯＷ）をバス１６Ａに
乗せ、そして選択したレジスタに書込むべき情報をバス
１６Ｂに乗せる。バス１６Ａおよび１６Ｂはシステム・
バス１６の一部である。読取りコマンドを例にとると、
ホスト１２はまず、セクタ・カウント・レジスタ４２へ
の書込みを指示する信号、すなわちセクタ・カウント・
レジスタ４２のアドレス及び入出力書込み信号をバス１
６Ａに乗せ、そしてセクタ・カウントをバス１６Ｂに乗
せる。レジスタ選択器４０は、バス１６Ａ上の信号に応
答して、セクタ・カウント・レジスタ４２を選択する信
号Ｓ１を発生し、バス１６Ｂ上のセクタ・カウントをレ
ジスタ４２にロードさせる。次にホスト１２は、アドレ
ス・レジスタ４４への書込みを指示する信号及び開始ア
ドレスをそれぞれバス１６Ａ及び１６Ｂに乗せる。レジ
スタ選択器４０はこれにより信号Ｓ２を発生してアドレ
ス・レジスタ４４を選択し、バス１６Ｂ上の開始アドレ
スをレジスタ４４にロードさせる。最後にホスト１２
は、コマンド・レジスタ４６への書込みを指示する信号
及び読取りコマンド・コードをそれぞれバス１６Ａ及び
１６Ｂに乗せ、かくして読取りコマンド・コードがコマ
ンド・レジスタ４６にロードされる。

【００１７】レジスタ４２、４４及び４６のロードが終
ると、コントローラ１８はそれらの内容によって指定さ
れた読取り動作を実行し、ディスク（図示せず）から読
み取ったデータをセクタ・バッファ２６に書込む。書込
みコマンドの場合は、上述に加えて、ディスクに書込む
べきデータがバス１６Ｂからデータ・レジスタ４８に送
られる。なお、書込み動作においては、前述の前読み及
び後読みの問題が生じないので、ここでは書込みについ
ては触れないことにする。

【００１８】読取り動作中のＨＤＤ１０からホスト１２
へのデータ転送は割込みに基づいて行われる。前述のよ
うに、ＨＤＤ１０は、所定数のセクタのデータ（例えば
１セクタ分のデータ）がディスクからセクタ・バッファ
２６に書込まれて、ホストへのデータ転送の準備ができ
ると、インターフェース回路１４にデータ要求信号ＤＲ
Ｑを送る。インターフェース回路１４はそれに応答し
て、セクタ・バッファ２６からホスト１２へのデータ転
送を開始させるため、ホスト１２に割込みをかける。ホ
スト１２が前読みモード及び後読みモードの何れであっ
ても、割込みによるデータ転送を効率よく行えるように
したインターフェース回路の割込み制御部の構成を図３
に示す。

【００１９】図３の割込み制御部は、コントローラ１８
からのＤＲＱに応答してホスト１２への割込み要求ＩＲ
Ｑを発生する割込み要求発生回路６０を含む。この回路
６０は、ホスト１２による状況読取りがあると、ＩＲＱ
を落す。ＤＲＱ及びＩＲＱは後読みモード検出回路６２
にも供給される。後読みモード検出回路６２は、次のＤ
ＲＱが発生されたときに、ホスト１２がまだ状況読取り
を行っていなければ、すなわち前のＩＲＱがまだ発生さ
れたままであれば、ホスト１２が後読みモードであるこ
とを示す後読み信号を発生する。この後読み信号は割込
み付勢回路６４に供給される。割込み付勢回路６４は、
後読み信号及びホスト１２の状況読取りに応答して割込
み要求発生回路６０を付勢し、新しいＩＲＱを発生させ
る。

【００２０】図４は、割込み制御部の詳細な回路図を示
したものである。割込み制御部は、割込み要求発生回路
６０として働く第１フリップフロップ７０、及び後読み
モード検出回路６０として働く第２フリップフロップ７
２を含む。第３フリップフロップ７４、カウンタ７６、
遅延値レジスタ７８及び比較器８０は図３の割込み付勢
回路６２を構成している。第１フリップフロップ７０の
データ端子Ｄは常時ハイに保たれ、クロック端子ＣＫは
コントローラ１８からのデータ要求信号ＤＲＱを受け取
る。負セット端子−Ｓは比較器８０の出力に接続され、
負リセット端子−ＲはＮＯＲゲート８２の出力に接続さ
れる。ＮＯＲゲート８２の２つの入力はいずれも反転入
力であって、ＮＡＮＤゲート８４の出力及び電源投入等
の初期リセット時に発生される負リセット信号−ＲＳＴ
を受け取る。ＮＡＮＤゲート８４の一方の入力は図２の
レジスタ選択器４０からの信号Ｓ５を受取り、他方の入
力はホスト１２からの入出力読取り信号−ＩＯＲを受け
取る。第１フリップフロップ７０のＱ出力は第２フリッ
プフロップ７２のデータ端子Ｄに接続され、更に図示し
ないバスドライバを介してホスト１２へのバスラインに
も接続される。

【００２１】第２フリップフロップ７２のクロック端子
ＣＫもＤＲＱを受け取る。第２フリップフロップ７２の
Ｑ出力は第３フリップフロップ７４のデータ端子Ｄに接
続され、負リセット端子−ＲはＮＯＲゲート８６の出力
に接続される。ＮＯＲゲート８６は前述のリセット信号
−ＲＳＴ及び比較器８０の出力を受け取る。

【００２２】データ端子Ｄが第２フリップフロップ７２
のＱ出力に接続されている第３フリップフロップ７４の
クロック端子ＣＫはＮＡＮＤゲート８４の出力に接続さ
れ、負リセット端子−ＲはＮＯＲゲート８８の出力に接
続され、Ｑ出力はカウンタ７６の負リセット端子−Ｒに
接続される。カウンタ７６は、負リセット端子−Ｒへの
負入力によりリセット状態を解除され、クロックに応答
してカウントを始める。カウンタ７６のカウント値は比
較器８０の第１入力Ａに供給される。比較器８０の第２
入力Ｂには、遅延レジスタ７８に設定されている遅延値
が供給される。遅延レジスタ７８は、パワーオンの度に
コントローラ１８のマイクロプロセッサ（図示せず）か
ら所定の遅延値をロードされる。比較器８０の反転出力
は第２フリップフロップ７２の負セット端子−Ｓ及びＮ
ＯＲゲート８６の一方の反転入力に接続される。

【００２３】なお、図４の実施例におけるフリップフロ
ップ７０、７２及び７４はいずれもクロック端子ＣＫに
おける正遷移に応答してデータ端子Ｄの状態にセットさ
れ、リセット端子−Ｒがローレベルになるとリセットさ
れるようになっている。フリップフロップ７０の場合
は、セット端子Ｓがローレベルになるとセットされる。
但し本発明に関する限り、各フリップフロップは負遷移
応答型でもよく、またセット及びリセットがハイレベル
の信号で行われるものでもよい。更に、論理に関して
も、ＮＡＮＤ及びＮＯＲという負論理の替りに、ＡＮＤ
及びＯＲの正論理を使用することも可能である。

【００２４】次に、前読みのタイミング・チャートを示
す図５及び後読みのタイミング・チャートを示す図６を
参照しながら、本発明に従うインターフェース回路の動
作の詳細を説明する。

【００２５】１．前読み 前述のように、読取りコマンドは、読み取るべきセクタ
の数を指定するセクタ・カウント、開始アドレス、及び
コマンド・コードを含んでおり、これらが図２のレジス
タ４２、４４及び４６にそれぞれ受け取られると、コン
トローラ１８はディスクからセクタ・バッファ２６への
読取りを開始する。セクタ・バッファ２６に１セクタ分
のデータが書込まれると、コントローラ１８はデータ要
求信号ＤＲＱを発生して、インターフェース回路１４の
割込み制御部（図３）に送る。このＤＲＱはフリップフ
ロップ７０及び７２のクロック端子ＣＫに印加される。
フリップフロップ７０のデータ端子Ｄは常時ハイであ
り、従ってＤＲＱの正遷移によりフリップフロップ７０
はセットされて、そのＱ出力すなわち割込み要求ＩＲＱ
がハイになり、ホスト１２に割込みをかける。ＤＲＱは
第２フリップフロップ７２のクロック端子ＣＫにも印加
されるが、ＤＲＱがローからハイに変わる時点では第１
フリップフロップ７０のＱ出力はまだハイになっていな
いので、フリップフロップ７２はリセットされたままで
ある。

【００２６】前読みモードのホスト１２は、データ転送
を開始する前にＨＤＤ１０の状況を知るため、ＨＤＤ１
０からの割込み要求ＩＲＱに応答して、インターフェー
ス回路１４にある状況レジスタ５０を読む。そのため、
ホスト１２は状況レジスタ５０の読取りを指示する信
号、すなわち状況レジスタ５０のアドレス及び入出力読
取り信号−ＩＯＲをバス１６Ａに乗せる。レジスタ選択
器４０はこの信号に応答して、状況レジスタ５０を選択
する信号Ｓ５を発生し、その内容をバス１６Ｂの方へゲ
ートする。状況レジスタ５０は、前述のＤＲＱビットの
他に、ＨＤＤ１０がビジーであることを示すビジー・ビ
ット、コマンド実行中にエラーが生じたことを示すエラ
ー・ビットなどの、ＨＤＤ１０の状況を示す複数の状況
ビットを含んでいる。

【００２７】状況レジスタ選択信号Ｓ５はＮＡＮＤゲー
ト８４の第１入力にも印加される。ＮＡＮＤゲート８４
の第２入力には、ホスト１２からの入出力読取り信号−
ＩＯＲが印加される。この信号は、インターフェース回
路１４にある各種入出力レジスタ（図２参照）の読取り
を示す信号であり、ＡＴインターフェースにおいては、
ローレベルが活動状態を表すように決められている。Ｎ
ＡＮＤゲート８４は活動状態のＳ５及び−ＩＯＲにより
条件付けられると、ホスト１２による状況読取りを示す
出力−ＳＴＡＴＲＤをローにする。この出力−ＳＴＡＴ
ＲＤはＮＯＲゲート８２を介して第１フリップフロップ
７０の負リセット端子−Ｒに供給され、フリップフロッ
プ７０をリセットする。この結果、ホスト１２への割込
み要求ＩＲＱは落される（図５のＩＲＱの波形参照）。
出力−ＳＴＡＴＲＤは第３フリップフロップ７４のクロ
ック端子ＣＫにも印加されるが、この時データ端子Ｄ
（フリップフロップ７２のＱ出力）はローに保たれてい
るから、−ＳＴＡＴＲＤがローからハイに遷移してもフ
リップフロップ７４はリセットされたままである。

【００２８】ホスト１２はセクタ・バッファ２６に書き
込まれたデータを読み取るため、状況レジスタ５０の読
取りに続いてデータ・レジスタ４８の読取りを指示する
信号をバス１６Ａに乗せる。データ・レジスタ４８のビ
ット幅を１６ビット、１セクタを５１２バイトとする
と、ホスト１２は１セクタにつきデータ・レジスタ４８
の読取りを２５６回行う必要がある。データ・レジスタ
４８はラッチ型及びゲート型の何れでもよい。データ・
レジスタ４８がラッチ型の場合、コントローラ１８は、
最初の１６ビット・ワードをセクタ・バッファ２６から
データ・レジスタ４８にロードした後データ要求信号Ｄ
ＲＱを発生し、以後ホスト１２がデータ・レジスタ４８
を読み取る度に、セクタ・バッファ２６から１６ビット
・ワードを順次に取り出してデータ・レジスタ４８にロ
ードする。データ・レジスタ４８がゲート型の場合は、
コントローラ１８は１セクタ分のデータをセクタ・バッ
ファ２６に書込んだ時点でＤＲＱを発生し、以後ホスト
１２がデータ・レジスタ４８の読取りを指示する度に、
セクタ・バッファ２６から１６ビット・ワードを順次に
取り出して、バス１６Ｂの方へゲートする。何れの場合
も、コントローラ１８はホスト１２からの読取り信号−
ＩＯＲをカウントしており、それが２５６に達するとＤ
ＲＱを落す。

【００２９】この後、次のセクタ・データの転送準備が
できると、コントローラ１８は再びＤＲＱをハイにし、
上述の動作を繰り返す。なお、ホスト１２が最初のセク
タ・データを読み取ってから、次のセクタ・データをデ
ィスクから読み出してセクタ・バッファ２６に書込むよ
うにすると、読取りコマンドの実行完了までの時間が長
くなるので、セクタ・バッファ２６からホスト１２への
読出しと、ディスクからセクタ・バッファ２６への書込
みを並行して行うのが好ましい。その場合、セクタ・バ
ッファ２６から読み出したデータをホスト１２へ転送し
ている間に、すなわちセクタ・バッファ２６の読取りが
行われていない間に、ディスクからのデータがセクタ・
バッファ２６に書込まれる。これは、次の後読みモード
の場合も同じである。セクタ・カウント・レジスタ４２
にロードされたセクタ・カウントの数だけセクタ・デー
タがホスト１２へ転送されると、読取りコマンドの実行
が完了する。

【００３０】２．後読み ホスト１２が後読みモードの場合の動作は、割込み要求
ＩＲＱが発生される迄は前読みモードの時と同じであ
る。後読みモードにおいては、ホスト１２は割込み要求
ＩＲＱに応答して、まずデータ・レジスタ４８の読取り
を指示することによって、セクタ・バッファ２６からホ
スト１２へのデータ転送を開始する。そして１セクタ分
のデータを読み取った後、状況レジスタ５０の読取りを
指示する。インターフェース回路１４においては、前読
みの場合と同様に、ホスト１２が５１２バイトのセクタ
・データを読み取るとＤＲＱがローになる。しかし図６
に示すように、ＤＲＱがローになっても、状況レジスタ
５０はまだ読み取られていないので、フリップフロップ
７０はリセットされず、割込み要求ＩＲＱはハイのまま
である。この状態で、次のセクタ・データの転送準備が
できて、ＤＲＱが再びハイになると、今度は第１フリッ
プフロップ７０が既にセットされているため、第２フリ
ップフロップ７２もセットされ、そのＱ出力をハイにす
る。これは、ホスト１２が後読みモードにあることを示
す。

【００３１】フリップフロップ７２がセットされている
状態でホスト１２が状況レジスタ５０を読み取ると、Ｎ
ＡＮＤゲート８４の出力（−ＳＴＡＴＲＤ）に負のパル
スが現れ、第３フリップフロップ７４をセットすると共
に、ＮＯＲゲート８２を介して第１フリップフロップ７
０をリセットし、ＩＲＱをローレベルにする。フリップ
フロップ７４のハイのＱ出力はカウンタ７６のリセット
状態を解除する。カウンタ７６は、フリップフロップ７
４がリセットされていて、カウンタ７６の負リセット端
子−Ｒがローに保たれている限り、リセット状態にあ
る。カウンタ７６は、リセット状態を解除されるとカウ
ントを開始し、クロック・パルスの印加の度に１ずつ増
分する。カウンタ７６の内容は比較器８０に供給され、
そこで遅延レジスタ７８の内容と比較される。

【００３２】遅延レジスタ７８には、パワーオンの時に
所定の遅延値がコントローラ１８のマイクロプロセッサ
（図示せず）からロードされている。この遅延値はプロ
グラマブルであり、ホスト１２の割込み応答に支障を来
さないように、予め設定される。一般に、レジスタ７８
にロードされる遅延値の長さはＨＤＤ１０が接続される
ホストによって異なり、状況読取り後にＩＲＱがいつハ
イになってもよいホスト、すなわち状況レジスタ読取り
コマンドを出した後直ぐに次のコマンド（今の場合はデ
ータ・レジスタ読取りコマンド）を出せるホストであれ
ば、１に設定しておけばよい。遅延値が０だと、カウン
タ７６がリセットされている限り比較器８０の出力が常
に活動状態（ロー）になるため、フリップフロップ７０
をうまくセットできない。いずれにしても、ＩＲＱが一
旦ローになってから次にホストによる応答（コマンド発
行）が可能になるまでの時間を考慮して遅延値を設定し
ておく必要がある。そうすれば、ホストが応答可能にな
った瞬間にＩＲＱをハイにすることができ、無駄な待ち
時間がなくなる。

【００３３】カウンタ７６のカウント値が遅延レジスタ
７８の内容に等しくなると、比較器８０の出力がローに
なり、フリップフロップ７０をセットすると共に、ＮＯ
Ｒゲート８６を介してフリップフロップ７２及び７４を
リセットする。フリップフロップ７０がセットされると
ＩＲＱが再びハイになり、ホスト１２に割込みを要求す
る。このように、本発明によれば、２回目以降のセクタ
・データ転送においてＤＲＱが立ち上がった時にＩＲＱ
がまだリセットされていなくても、次のセクタ・データ
転送に対するＩＲＱを確実に且つ待ち時間なしに発生す
ることができる。指定された数のセクタ・データがホス
ト１２に読み取られると、読取りコマンドの実行が完了
する。

【００３４】後読みモードで動作するホストの中には、
１回のセクタ・データ転送に対して状況読取りを複数回
行うものがあるが、図４の回路はそのようなホストに対
しても良好に動作する。但しその場合は、遅延レジスタ
７８に設定する遅延値を、少なくとも最初の状況読取り
から最後の状況読取りまでの時間プラス最後の状況読取
りからホストが応答可能になるまでの時間に等しくなる
ように決めておく必要がある。図４の回路の動作自体
は、比較器８０からの一致出力の発生、従ってＩＲＱの
立上り及びフリップフロップ７２のリセットが図６のも
のより遅れる点を除くと、上述と同じである。１回目の
状況読取りはフリップフロップ７０をリセットするが、
２回目以降の状況読取りは図４の回路にいかなる影響も
及ぼさない。

【００３５】以上、本発明の良好な実施例を説明してき
たが、本発明はそれらに限定されることなく様々な変更
が可能である。例えば、実施例では５１２バイトのセク
タを単位ブロックとしてＤＲＱ及びＩＲＱを制御してい
たが、単位ブロックの大きさは５１２バイトに限らず、
適当な範囲で任意に決めることができる。また既に述べ
たように、図４の回路における各フリップフロップは負
遷移応答型でもよく、基本論理をＡＮＤ、ＯＲ等の正論
理にすることも可能である。

【００３６】

【発明の効果】本発明によれば、ホストが前読みモード
か後読みモードかには関係なく、同じハードウェアで何
れのホストにも誤りなく対処することができ、後読みモ
ードの場合には、実質的に待ち時間なしにホストに割込
み要求を送ることができる。

【図面の簡単な説明】

【図１】本発明に従うインターフェース回路を含むコン
ピュータ・システムの一構成例を示すブロック図。

【図２】インターフェース回路におけるホストに対する
入出力部の構成を示すブロック図。

【図３】インターフェース回路における割込み制御部の
構成を示すブロック図。

【図４】図３に示した割込み制御部の詳細な回路図。

【図５】ホストが前読みモードの場合の動作のタイミン
グ・チャート。

【図６】ホストが後読みモードの場合の動作のタイミン
グ・チャート。

【符号の説明】

１０ ハード・ディスク・ドライブ（ＨＤＤ） １２ ホスト １４ インターフェース回路 １８ デバイス・コントローラ ２６ セクタ・バッファ ６０ 割込み要求発生回路 ６２ 後読みモード検出回路 ６４ 割込み付勢回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】周辺装置でブロック・データの転送準備が
   できた時にデータ要求を発生してホストに割込み要求を
   送り、該ホストは、前記割込み要求に応答して前記周辺
   装置の状況を読み取ってからブロック・データ転送を開
   始する第１のモード、又は前記ブロック・データ転送が
   終了してから前記状況を読み取る第２のモードで動作す
   るコンピュータ・システムにおいて、 前記データ要求に応答して前記割込み要求を発生し、前
   記状況の読取りに応答して該割込み要求を落す割込み手
   段と、 前記ホストが前記第２モードで動作していることを検出
   するモード検出手段と、 前記モード検出手段からの第２モード検出信号及び前記
   状況の読取りに応答して前記割込み手段を付勢すること
   により、前記割込み要求を再び発生させる割込み付勢手
   段と、 を具備するデータ転送制御用インターフェース回路。
2. 【請求項２】前記データ要求は前記ブロック・データの
   読取りが終ると落され、次のブロック・データの転送準
   備ができると再び発生される、請求項１に記載のインタ
   ーフェース回路。
3. 【請求項３】前記割込み手段は、前記データ要求の発生
   に応答してセットされる第１フリップフロップを含み、
   該フリップフロップの出力が前記割込み要求になる、請
   求項２に記載のインターフェース回路。
4. 【請求項４】前記モード検出手段は、前記データ要求に
   応答して前記第１フリップフロップと同じ状態を呈する
   第２フリップフロップを含む、請求項３に記載のインタ
   ーフェース回路。
5. 【請求項５】前記割込み付勢手段は、前記状況の読取り
   に応答して前記第２フリップフロップと同じ状態を呈す
   る第３フリップフロップと、該第３フリップフロップが
   セットされたことに応答してカウントを開始するカウン
   タと、所定の遅延値をロードされるレジスタと、前記カ
   ウンタ及び前記レジスタの内容を比較してそれらが一致
   した時に前記第１フリップフロップをセットし且つ前記
   第２フリップフロップ及び前記第３フリップフロップを
   リセットする比較器とを含む、請求項４に記載のインタ
   ーフェース回路。
6. 【請求項６】前記遅延値は、前記ホストが応答可能にな
   ったときに前記割込み要求が発生されるように設定され
   る、請求項５に記載のインターフェース回路。