KR19980025485A - 시리얼 인터페이스 리드백 구동회로 - Google Patents

시리얼 인터페이스 리드백 구동회로 Download PDF

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Abstract

가. 청구범위에 기재된 발명이 속한 기술분야
자기 디스크 드라이브에서 CPU와 리드/라이트 채널회로간의 인터페이스
나. 발명이 해결하려고 하는 기술적 과제
다양한 규격의 리드/라이트 채널회로의 각종 레지스터의 현 제어상태값과 내부 신호처리중의 상태를 임의로 액세스해 알 수 있도록 한다.
다. 그 발명의 해결방법의 요지
본 발명의 시리얼 인터페이스 리드백 구동회로는, CPU의 제어에 의거하여 다양한 규격의 리드/라이트채널회로에 각종 상태제어를 가능하게 하는 시리얼데이타, 시리얼데이타인에이블신호 및 시리얼클럭신호를 출력하는 시리얼라이트 인터페이스회로와, 상기 제어장치의 리드타이밍 설정값과 상기 시리얼클럭 및 상기 시리얼데이타 인에이블신호를 이용하여 리드백인에이블신호를 출력하는 리드백인에이블신호생성수단과, 상기 CPU의 리드백인에이블 제어시 상기 리드백 인에이블신호의 인에이블구간동안 리드/라이트채널회로의 내부에 있는 각종 상태제어 레지스터의 내용을 리드백하여 상기 CPU로 출력하는 리드백 수단으로 구성한다.
라. 발명의 중요한 용도
하드 디스크 드라이브

Description

시리얼 인터페이스 리드백 구동회로
본 발명은 자기 디스크 구동장치에 관한 것으로, 특히 리드/라이트채널회로 내부에 있는 각종 레지스터의 내용을 리드백(read back)하기 위한 시리얼 인터페이스 리드백 구동회로에 관한 것이다.
요즈음 데이타 저장 및 독취 장치는 그 용량이 급속도로 커져 가며, 또한 데이타의 고속 액세스 가능하도록 발전되고 있다. 이러한 데이타 저장 및 독취장치들의 한 일예는 HDD(Hard Disk Drive)와 같은 자기 디스크 구동장치로 들 수 있다. 상기 자기 디스크 구동장치는 고용량 및 고속 액세스 가능하다는 장점 덕택에 컴퓨터 시스템의 보조기억장치로 널리 사용되고 있다.
자기 디스크 구동장치에 있어서 리드/라이트 채널회로는 헤드와 연결된 전치증폭기에서 출력되는 리드신호로부터 데이타 펄스를 검출하고 디코딩하여 데이타 인터페이스제어부인 DDC(Disk Data Controller)에 인가하며, 상기 DDC로부터 인가되는 라이트데이타를 디코딩하여 전치증폭기에 인가한다. 상기 전치증폭기는 데이타독출시 헤드에 의해 기록매체인 디스크로부터 픽업된 신호를 전치증폭하며, 데이타기록시에는 DDC의 선택에 의거하여 하나의 헤드를 선택하고 리드/라이트 채널회로로부터 인가되는 부호화된 기록데이타(Encoded Write Data)를 선택된 헤드에 대응하는 디스크에 기록토록 한다.
리드/라이트 채널회로는 내부에 내장된 시리얼포트(serial port)를 통하여 CPU의 제어를 받아 내부 구체 블럭의 회로를 제어한다. 그리고 리드/라이트 채널회로의 내부 구체 블럭회로의 각종 상태는 상기 시리얼 포트를 통하여 상기 CPU로 전송된다. 즉, 상기 시리얼 포트는 양방향 포트로서 리드/라이트채널회로가 CPU와 시리얼 인터페이스되게 한다.
리드/라이트 채널회로의 내부 구체블럭 회로의 일예로는, 기록데이타를 디코딩거나 동기된 독출데이타를 엔코딩하는 ENDEC(ENcoder/DECoder), 버스트의 진폭을 검출하여 위치에러신호(Position Error Signal)를 발생하며 전치증폭된 신호의 진폭피크치를 검출하여 데이타 펄스를 발생하는 펄스 및 서보검출기, 펄스 및 서보검출기에서 발생된 데이타펄스로부터 일정 클럭에 동기된 독출데이타를 분리하는 데이타분리기 등이 있다. 그외에도, AGC회로, 프로그래머블 필터, 히스테리시스 퀄리파이어(hysterisis qualifier) 등이 포함되어 있다. 이러한 일예의 내부 구체블럭 회로의 해당 블럭회로 각각에는 해당 블럭회로의 동작제어에 이용될 정보들을 저장하는 레지스터들이 존재한다.
리드/라이트 채널회로에 내장된 시리얼포트는 상기 내부 구체 블럭회로의 레지스터에 로드할 정보를 제공하기 위한 n개의 시리얼포트 레지스터(이하 상태제어레지스터라 칭함)를 가지고 있다. n개의 상태제어 레지스터의 일예로는, 파워 다운, 데이타모드 컷오프, 서보모드 컷오프, 필터부스트, 데이타 임계치, 서보 임계치, 데이타 복원, AGC레벨 등을 설정하기 위한 각각의 레지스터로 들 수 있다. 각 레지스터에는 해당 기능 설정에 대한 구체적인 제어값들을 가지고 있다.
CPU는 도 3에 도시된 일반적인 시리얼포트 제어신호 즉, SDEN, SDATA, SCLK를 상기 시리얼 포트에 인가한다. SDEN은 데이타전송을 위한 인에이블신호이고, SDATA는 CPU의 시리얼데이타이며, SCLK는 SCLK는 시리얼클럭신호이다. 시리얼데이타 SDATA에는 시리얼포트의 소정 상태제어 레지스터를 선택하기 위한 어드레스와 어드레스에 의해 선택된 레지스터의 제어상태를 리드(또는 라이트)하기 위한 데이타가 실려 있다. 시리얼데이타의 어드레스에는 데이타 리드 또는 라이트선택 제어를 위한 리드/라이트선택비트가 존재한다.
시리얼 포트는 CPU로부터 시리얼포트 제어신호가 인가되면, 시리얼데이타 SDATA내 어드레스에 따라 상태제어 레지스터를 액세스하며, SDAT내 데이타에 의거하여 액세스된 상태제어 레지스터로부터(또는 에) 제어상태를 리드(또는 라이트)한다. 리드 또는 라이트 선택은 어드레스내 리드/라이트선택비트의 이진 논리 상태에 의거한다. 만약 제어상태가 라이트되었다면 시리얼 포트는 리드/라이트 채널회로의 해당 내부블럭 회로에 상기 제어상태를 로드한다. 만약 제어상태가 리드되었다면, 시리얼 포트는 액세스된 상태제어 레지스터의 현재의 제어상태를 시리얼 데이나 SDATA에 실어 CPU로 전송한다.
리드/라이트 채널회로는 통상 각 제조업체 나름대로 디자인한 모델로 원칩화되므로 CPU와의 시리얼 인터페이스하기 위한 시리얼 포트의 비트 수는 각 업체마다 달라지기 마련이다. 시리얼 포트의 비트 수는 16비트, 18비트 및 8비트 등으로 그 일 예로 들 수 있으며 그 구현이 다양함을 알 수 있다. 도 3에서는 시리얼 포트 비트가 16비트일 때의 시리얼포트 제어신호를 보여주고 있다.
종래 기술에서는 다양한 규격의 리드/라이트채널회로와 시리얼 인터페이스를 위해서는 리드/라이트 채널회로의 시리얼포트 비트 수에 맞추어 CPU 또는 DSP(Digital Signal Processor)의 제어관련 디자인을 수정해야만 했다. 따라서 이러한 불편함을 해소하기 위해서는 다양한 규격의 리드/라이트 채널회로의 시리얼 인터페이스를 적응적으로 지원하는 시리얼 인터페이스회로가 요망되었다.
다양한 규격의 리드/라이트 채널회로의 시리얼 인터페이스를 적응적으로 지원하는 시리얼 인터페이스 회로는 발명자 방 호열에 의해 발명되고 본원 출원인에 양도되어 특허 출원된 제96-41480호(발명의 명칭: 시리얼 인터페이스 회로)에서 상세히 개시하고 있다.
그런데 특허출원된 상기 제96-41480호에서는 비록 다양한 규격의 리드/라이트 채널회로의 시리얼 인터페이스를 적응적으로 지원을 하지만, CPU가 시리얼 포트 레지스터를 액세스하여 그 내용을 리드할 수 없었다. 다시 설명하면, CPU는 새롭게 발명된 시리얼 인터페이스를 통하여 상태제어 레지스터에 인터페이스를 위한 다양한 비트 수에 적응하는 시리얼포트 제어신호를 제공할 수 있지만, 상태제어 레지스터에 설정된 제어상태를 리드해 볼 수 없었다. 특히 테스트모드와 같은 경우 시리얼포트는 리드/라이트 채널회로의 내부 구체블럭 회로의 각종 정보를 특정 시리얼 포트에 로드해 놓는데, CPU는 이 각종 정보를 읽어볼 수 없다.
따라서 본 발명의 목적은 다양한 규격의 리드/라이트채널회로 내부에 있는 각종 레지스터의 내용을 리드백(read back)하기 위한 시리얼 인터페이스 리드백 구동회로를 제공하는데 있다.
본 발명의 다른 목적은 다양한 규격의 리드/라이트 채널회로의 각종 레지스터의 현 제어상태값과 내부 신호처리중의 상태를 임의로 액세스해 알 수 있는 시리얼 인터페이스 리드백 구동회로를 제공하는데 있다.
도 1은 본 발명의 실시에에 따른 시리얼 인터페이스 리드백 구동회로도
도 2는 도 1의 각부 파형도
도 3은 일반적인 시리얼 포트 전송 포맷도
도 4는 통상적인 하드 디스크 드라이브의 블럭구성도
이하 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서 리드/라이트 채널회로의 시리얼 인터페이스를 위한 구체적인 비트 수 등과 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
먼저 본 발명의 실시예에 따라 하기 설명될 시리얼 인터페이스 리드백 구동회로(도 1)의 설명에 이해를 돕기위한 통상적인 하드 디스크 드라이브의 구성을 도 4를 참조하여 설명한다.
도 4를 참조하면, 디스크들 110은 스핀들(spindle)모터 134에 의해 회전한다. 헤드들 112 각각은 디스크들 110중 대응하는 하나의 디스크면상에 위치하며, 환상 보이스 코일(rotary voice coil) 액츄에이터 130과 결합된 E-블럭 어셈블리 114로부터 디스크들 110쪽으로 신장된 서포트 암들에 각각 대응되게 설치된다. 전치증폭기 116은 리드시에는 헤드들 112중 하나에 의해 픽업된 신호를 전치증폭하여 아나로그 리드신호를 리드/라이트 채널(read/write channel)회로 118로 인가하며, 라이트시에는 리드/라이트 채널회로 118로부터 인가되는 부호화된 라이트데이타를 헤드들 112중 대응하는 하나의 헤드를 통해 디스크 상에 라이트되도록 한다. 리드/라이트 채널회로 118은 전치증폭기 116으로부터 인가되는 리드신호로부터 데이타 펄스를 검출하고 디코딩하여 DDC(Disk Data Controller) 120에 인가하며, DDC 120로부터 인가되는 라이트데이타를 디코딩하여 전치증폭기 116에 인가한다. DDC 120은 호스트 컴퓨터로부터 수신되는 데이타를 리드/라이트 채널회로 118과 전치증폭기 116를 통해 디스크상에 라이트 하거나 디스크상으로부터 데이타를 리드하여 호스트 컴퓨터로 송신한다. 또한 DDC 120은 호스트 컴퓨터와 마이크로 콘트롤러 124 간의 통신을 인터페이스한다. 버퍼 램 122는 호스트 컴퓨터와 마이크로 콘트롤러 124와 리드/라이트 채널회로 118 사이에 전송되는 데이타를 일시 저장한다. 마이크로 콘트롤러 124는 호스트 컴퓨터로부터 수신되는 리드 또는 라이트 명령에 응답하여 트랙 탐색 및 트랙 추종을 제어한다. 메모리 126은 마이크로 콘트롤러 124의 수행 프로그램 및 각종 설정값들을 저장한다. 서보구동부 128은 마이크로 콘트롤러 124에서 제공하는 헤드들 112의 위치 제어를 위한 신호에 응답하여 액츄에이터 130을 구동하기 위한 구동전류를 발생하여 액츄에이터 130의 보이스 코일에 인가한다. 액츄에이터 130은 서보구동부 128로부터 인가되는 구동전류의 방향 및 레벨에 대응하여 헤드들 112를 디스크들 110 상에서 이동시킨다. 스핀들 모터 구동부 132는 마이크로 콘트롤러 124로부터 발생되는 디스크들 110의 회전 제어를 위한 제어값에 따라 스핀들 모터 134를 구동하여 디스크들 110을 회전시킨다.
도 1은 본 발명의 실시예에 따른 시리얼 인터페이스 리드백 구동회로도이고, 도 2는 도 1의 각부 파형도이다.
도 1에서 시리얼 라이트 인터페이스회로 4는 CPU 2가 다양한 규격의 리드/라이트채널회로 6와 인테페이스 가능하게 하는 회로로서, 선특허 출원된 제96-41480호에 개시된 시리얼 인터페이스 회로이다. 상기 시리얼 라이트 인터페이스회로 4는 CPU 2의 제어에 의거하여 소정 규격의 리드/라이트채널회로 6에 각종 상태제어를 가능하게 하는 시리얼데이타, 시리얼데이타인에이블신호 및 시리얼클럭신호를 출력한다. 상기 시리얼데이타, 시리얼데이타 인에이블신호 및 시리얼클럭신호는 다양한 규격의 리드/라이트채널회로 6내 시리얼포트에 인가되어, 시리얼포트내 상태제어레지스터의 상태를 제어하는 신호이다.
그러므로 하기에서는 상기 시리얼데이타를 제어레지스터데이타 CRD(Control Register Data)로, 시리얼클럭신호를 제어레지스터클럭신호 CRC(Control Register Clock)로, 시리얼데이타인에이블신호를 제어레지스터인에이블신호 CRE(Control Register Enable)로 나타낸다.
본 발명에서는, 도 1의 리드/라이트채널회로 6의 인터페이스 비트 규격을 본 발명의 일실시예로서 16비트로 예시하고 있다. 이러한 일실시예일 경우, 시리얼라이트 인터페이스 회로 4로부터 출력되는 제어레지스터데이타 CRD, 제어레지스터클럭신호 CRC, 제어레지스터인에이블신호 CRE는 도 2에 도시된 바와 같다. 도 2에서 제어레지스터 데이타 CRD는 16비트로 구성되는데, 그중 첫 번째 비트는 리드/라이트선택비트이고 그 다음 7개의 비트 A0∼A6은 어드레스이며 그 다음 8개의 비트 D0∼D7은 데이타이다. 상기 어드레스 A0∼A6은 16비트 규격의 리드/라이트채널회로내 시리얼포트의 소정 상태제어 레지스터를 선택하기 위한 신호이고, 상기 데이타 D0∼D7은 어드레스 A0∼A6에 의해 선택된 상태제어 레지스터의 제어상태를 리드(또는 라이트)하기 위한 정보이다. 그리고 상기 리드/라이트선택비트는데이타 리드 또는 라이트선택 제어를 위한 비트이다. 또한 도 2의 제어레지스터 데이타 CRD는 제어레지스터 클럭신호 CRC의 상승에지에 대응되어 있다.
지금, 시리얼 라이트 인터페이스회로 4는 CPU 2의 제어에 의거하여 도 2에 도시된 바와 같은 제어레지스터데이타 CRD, 제어레지스터클럭신호 CRC, 제어레지스터인에이블신호 CRE(Control Register Enable)를 리드/라이트 채널회로 6으로 출력한다. 본 발명에서는 리드/라이트채널회로 6의 각종 상태제어 레지스터의 내용을 리드백하여야 하므로, 상기 제어레지스터데이타 CRD의 리드/라이트선택비트는 논리 하이로 세트되어 있다.
그후 CPU 2는 A레지스터 8에 리드 타이밍설정값 8을 로드한다. 타이밍설정값 8은 16비트로 구성된 제어레지스터데이타 CRD 중 데이타 비트의 수와 동일한 값이다. A레지스터 8의 타이밍설정값 8은 비교기 12의 A입력단에 인가된다. 한편, 제어레지스터클럭신호 CRC는 카운터 10의 클럭단 CK에 인가된다. 따라서 카운터 10은 제어레지스터클럭신호 CRC를 카운트하여 그 카운트값을 비교기 12의 B입력단에 인가한다. 비교기 12는 카운트값이 타이밍설정값와 같은 값이 될대 즉, 카운트값이 8이 될 때 도 2에 도시된 바와 같은 신호 EQ를 출력한다. EQ신호는 소정 클럭 CLK에 응답하여 동작하는 디형 플립플롭 14, 16, 18를 통하여 디형 플립플롭 20의 클럭단 CK에 인가된다. 도 2에 도시된 바와 같이 디형 플립플롭 14의 출력은 DQ1이며 디형 플립플롭 18의 출력은 DQ2이다.
디형 플립플롭 20은 입력단에 풀업전원 VDD가 연결되어있는데, 클럭단 CK로 인가되는 상기 DQ2의 신호의 상승에지에서 출력신호 DQ3를 논리 하이상태로 천이시킨다. 그후 시리얼 라이트 인터페이스회로 4로부터 출력되는 제어레지스터인에이블신호 CRE의 디스에이블 타이밍에서 상기 출력신호 DQ3를 논리 로우 상태로 출력시킨다. 디형 플립플롭 20의 출력신호 DQ3은 도 2에 도시된 바와 같으며, 도 1의 앤드게이트 22의 일측단에 인가된다.
앤드게이트 22의 타측단에는 CPU 2로부터 출력되는 리드/라이트선택신호가 논리 하이 상태로 인가된다. 그에 따라 앤드게이트 22는 디형 플립플롭 20의 출력신호 DQ3와 리드/라이트선택신호를 앤드게이트하여 도 2에 도시한 바와 같은 출력신호 AN1을 버퍼 24에 인가한다. 그에 따라 버퍼 24는 AN1이 논리 하이 구간인 동안에는 디스에이블된다.
도 2를 참조하면, 앤드게이트 22의 출력신호 AN1이 논리 하이가 된 구간은 리드/라이트 채널회로 6에 인가되는 제어레지스터 데이타 CRD의 데이타 D0∼D7 구간이다. 이 구간동안 버퍼 24가 디스에이블되므로 데이타 D0∼D7는 리드/라이트채널회로 6으로 전송되지 못하고 CRD의 리드/라이트선택비트와 어드레스 A0∼A6만이 상기 리드/라이트 채널회로 6으로 전송된다. 즉, 이 구간은 리드/라이트채널회로 6내 소정 제어레지스터의 데이타를 리드백하기 위한 인에이블구간이다. 리드/라이트채널회로 6의 시리얼포트는 시리얼라이트 인터페이스회로 4에서 전송된 제어레지스터데이타 CRD의 리드/라이트선택비트와 어드레스 A0∼A6에 의가하여 해당 어드레스로 상태제어지스터를 액세스하여 그 데이타를 읽어 리드/라이트채널회로 6의 CRD단으로 출력한다. 상기 CRD단으로 출력되는데이타는 시리얼 리드백데이타 RBD로서 버퍼 28을 통하여 직/병렬변환기 30으로 인가된다. 한편, 디형 플립플롭 20의 출력신호 DQ3는 제어레지스터클럭신호 CRC와 앤드게이트 32에서 앤드게이팅된다. 앤드게이트 32의 출력은 도 2에 도시된 바와 같은 AN2신호로서, 리드백인에이블 구간동안 직/병렬변환기 30에 클럭신호를 제공한다.
직/병렬변환기 30은 8개의 디형 플립플롭 D1∼D8로 구성되며, 앤드게이트 32로부터 출력되는 클럭신호 AN2에 클럭킹되어 쉬프트하므로 상기 시리얼 리드백데이타 RBD를 패러럴 리드백 데이타 D(7:0)로 병렬변환하고 이 데이타를 B레지스터 34로 출력한다. B레지스터 34에 임시저장된 패러럴리드백 데이타 D(7:0)는 CPU 2에 의해 리드된다.
도 1에서 앤드게이트 26은 파워리셋신호 PORB와 제어레지스터인에이블신호 CRE를 앤드게이팅하여 카운터 10와 디형 플립플롭 20의 리셋단에 인가한다. 상기 파워리셋신호 PORB는 파워오프되었을 때 액티브 논리 로우'상태로 인가된다. 그러므로 카운터 10 및 디형 플립플롭 20은 파워리셋신호 PORB 또는 제어레지스터인에이블신호 CRE에 의해 초기화된다. 또, 파워리셋신호 PORB는 디형 플립플롭 14, 16, 18의 리셋단에도 연결된다. 그리고, 도 1에서 앤드게이트 36은 파워리셋신호 PORB와 제어레지스터인에이블신호 CRE를 앤드게이팅하여 직/병렬변환기 30을 구성하고 있는 디형 플립플롭 D1∼D8의 리셋단에 인가한다. 그러므로 상기 직/병렬변환기 30은 파워리셋신호 PORB 또는 제어레지스터인에이블신호 CRE에 의해 초기화된다.
상술한 본 발명에서는 시리얼 인터페이스 리드백 구동회로를 리드/라이트 채널회로가 16비트의 규격일 경우의 일예로 구현하였지만, 다른 어떠한 규격의 리드/리이트채널회로라도 본 발명의 정신에 입각하면 충분히 구현할 수 있음이 이 기술분야의 통상의 지식을 가진자에게 자명하여 진다. 따라서 본 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 특허청구의 범위와 특허청구의 범위의 균등한 것에 의해 정해 져야 한다.
상술한 바와 같이 본 발명의 시리얼 인터페이스 리드백 구동회로는 다양한 규격의 리드/라이트 채널회로의 각종 레지스터의 현 제어상태값과 내부 신호처리중의 상태를 임의로 액세스해 알 수 있도록 한다.

Claims (5)

  1. 자기 디스크 드라이브에서 다양한 규격의 리드/라이트채널회로의 내부에 있는 각종 상태제어 레지스터의 내용을 리드백하기 위한 시리얼 인터페이스 리드백 구동회로에 있어서,
    상기 제어장치의 제어에 의거하여 소정 규격의 리드/라이트채널회로에 각종 상태제어를 가능하게 하는 시리얼데이타, 시리얼데이타인에이블신호 및 시리얼클럭신호를 출력하는 시리얼라이트 인터페이스회로와,
    상기 제어장치의 리드타이밍 설정값과 상기 시리얼클럭 및 상기 시리얼데이타 인에이블신호를 이용하여 리드백인에이블신호를 출력하는 리드백인에이블신호생성수단과,
    상기 제어장치의 리드백인에이블 제어시 상기 리드백 인에이블신호의 인에이블구간동안 리드/라이트채널회로의 내부에 있는 각종 상태제어 레지스터의 내용을 리드백하여 상기 제어장치로 출력하는 리드백 수단으로 구성함을 특징으로 하는 시리얼 인터페이스 리드백 구동회로.
  2. 제1항에 있어서, 상기 리드백인에이블신호생성수단은
    상기 제어장치의 리드 타이밍 설정값을 임시 저장하는 레지스터와,
    상기 시리얼클럭을 카운트하여 출력하는 카운터와,
    상기 카운터의 출력값이 상기 레지스터로부터 출력되는 리드 타이밍 설정값과 일치할 때 리드타이밍 시작신호를 출력하는 비교기와,
    상기 리드타이밍 시작신호로부터 시작하여 상기 시리얼데이타 인에이블신호가 디스에이블될때까지 액티브되는 리드백 인에이블신호를 출력하는 신호형성부로 구성함을 특징으로 하는 시리얼 인터페이스 리드백 구동회로.
  3. 제2항에 있어서, 상기 신호형성부는
    상기 리드타이밍 시작신호를 래치하는 다수의 플립플롭과,
    상기 플립플롭의 출력을 클럭으로 입력단에 인가된 풀업전원의 풀업상태를 출력하고 시리얼데이타 인에이블신호가 디스에이블로 인가될 시 풀다운상태로 출력하는 플립플롭으로 구성함을 특징으로 하는 시리얼 인터페이스 리드백 구동회로.
  4. 제1항에 있어서, 상기 리드백수단은
    상기 리드백 인에이블신호의 인에이블구간동안 상기 시리얼클럭신호에 클럭킹되어 리드/라이트채널회로에서 출력되는 각종 상태제어 레지스터의 시리얼데이타를 변환하여 병렬로 출력하는 직/병렬변환부와,
    상기 직/병렬변환부의 출력을 임시 저장하고 상기 제어장치로 출력하는 레지스터로 구성함을 특징으로 하는 시리얼 인터페이스 리드백 구동회로.
  5. 제4항에 있어서, 상기 리드백 수단은 상기 병/직렬변환부의 전단에 버퍼를 더 구비함을 특징으로 하는 시리얼 인터페이스 리드백 구동회로.
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