JPH06290543A

JPH06290543A - Ｈｄｄデータ再生回路

Info

Publication number: JPH06290543A
Application number: JP7333693A
Authority: JP
Inventors: Kazunori Iwabuchi; 一則岩渕; Terumi Takashi; 輝実高師; Akihiko Hirano; 章彦平野; Hideyuki Yamakawa; 秀之山川; Yoshiteru Ishida; 嘉輝石田; Kazuhisa Shiraishi; 和久白石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-03-31
Filing date: 1993-03-31
Publication date: 1994-10-18

Abstract

(57)【要約】【目的】パラメータの高速設定を実現させ、ＣＤＲ対応
ＰＲＭＬによるＨＤＤの大容量化を簡単に実現させる。【構成】ＣＤＲ対応のためゾーンに分割された記録円盤
１のデータを再生する際、マイクロプロセッサ１５によ
る指示で、ＦＬＡＳＨ−ＳＥＴ回路１２は、パラメータ
格納メモリ１４から読出されたパラメータ値を直接、パ
ラメータレジスタ１３に設定する。その結果、ＶＦＯ中
心発信周波数、特性可変フィルタ３、ＦＩＲディジタル
フィルタ８の状態が変更され、新しい動作状態でデータ
の再生が行われる。【効果】ゾーンごとに異なる読取り波形の周波数特性や
データ転送速度にデータ再生回路を高速に対応させるこ
とができ、ＰＲＭＬとＣＤＲを同時に活用したハードデ
ィスクドライブを具体化させることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ハードディスク装置の
読取り回路に関するものであり、特にＰＲＭＬ型読取り
回路を、ＣＤＲ技術を用いた記録円盤に適用した場合の
回路構成方法や各部のパラメータの設定方法に関するも
のである。

【０００２】また、読取りデータの再生回路を内蔵した
ＬＳＩや、ハードディスク装置に関するものである。

【０００３】

【従来の技術】従来、ＨＤＤ装置の再生回路として、そ
の記憶容量を増やすために、ＰＲＭＬ(Partial Respons
e Maximum Likelihood)の技術を用いることが考えられ
ている。

【０００４】また、記録円盤側の技術として、ＣＤＲ(C
onstant Density Recording)技術を適用し、記憶容量の
増大化を図る方式も採用されている。

【０００５】例えばＰＲＭＬについては、特開昭60-475
38号公報に、「出力信号復号方法」が、またＣＤＲにつ
いては、米国特許4799112号(Jan.17,1989)に、「METHOD
ANDAPPARATUS FOR RECORDING DATA」として、それぞれ
述べられており、これらを従来技術１、従来技術２と呼
ぶことにする。

【０００６】また、ＰＲＭＬ技術について解説されてい
るものとして、日経エレクトロニクス1991.9.30(no.53
7,pp77-pp106)に詳しく記載されている。

【０００７】また、ＣＤＲに関連する技術として、ＣＤ
Ｒ用の等化フィルタであるSiliconsystems社のSSI 32F8
011 という周波数特性をを外部から任意に設定可能なア
クティブフィルタの例が存在する。

【０００８】

【発明が解決しようとする課題】ところが、これら従来
技術１，２を組合せて、記憶容量の増大化を図ること
は、今まで考慮されていなかった。

【０００９】本発明の目的は、ＰＲＭＬとＣＤＲの二つ
の技術を用いたデータ再生回路を提供することにある。

【００１０】本発明の他の目的は、ＰＲＭＬ型データ再
生回路において、ＣＤＲ対応時に、高速に各部のパラメ
ータを設定することにある。

【００１１】本発明の他の目的は、データ再生回路を内
蔵したＬＳＩ内部の構成を提供することにある。

【００１２】本発明の他の目的は、データ再生回路を採
用したシステムを提供することにあり、特にハードディ
スクドライブ内の制御基板へ実装することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、デコーダ、アドレス検出手段、ライト
パルス発生手段からなるＦＬＡＳＨ−ＳＥＴ回路とパラ
メータレジスタを含む制御手段で構成する。

【００１４】また、本発明では、ゾーン番号を出力する
ＦＬＡＳＨ−ＳＥＴ回路とパラメータ格納メモリと、そ
のメモリ内容を順に読出すプログラムを持つマイクロプ
ロセッサとで構成する。

【００１５】あるいは、本発明では、デコ−ダとゾーン
番号レジスタからなるＦＬＡＳＨ−ＳＥＴ回路と必要な
パラメータ分のデータバス幅を持つパラメータ格納メモ
リとで構成する。

【００１６】また、本発明では、データ再生回路をＬＳ
Ｉに内蔵し、そのＬＳＩで構成する。

【００１７】

【作用】ＦＬＡＳＨ−ＳＥＴ回路とマイクロプロセッサ
とによって、パラメータレジスタに高速にゾーンに対応
した値を設定でき、ＣＤＲに対応したＰＲＭＬ型データ
再生回路が実現可能となり、ハードディスクドライブの
大容量化が実現可能である。

【００１８】また、必要なパラメータ分のデータバス幅
を持つメモリをパラメータ格納メモリに用いることで、
一度の動作でパラメータを設定することも可能となる。

【００１９】また、ＬＳＩ化によって簡単に、ＣＤＲ対
応ＰＲＭＬ型ＨＤＤデータ再生回路が実現可能となる。

【００２０】

【実施例】以下、本発明の実施例を図面により説明す
る。

【００２１】図１は本発明によるＨＤＤデータ再生回路
の一実施例を示すブロック図であって、１は記録円盤、
２は読取りヘッド、３は特性可変フィルタ、４、５はＤ
／Ａコンバータ、６はＡ／Ｄコンバータ、７は１＋Ｄ信
号処理部、８はＦＩＲディジタルフィルタ、９はビタビ
弁別器、１０はＶＦＯ、１１はＤ／Ａコンバータ、１２
はＦＬＡＳＨ−ＳＥＴ回路、１３はパラメータレジス
タ、１４は、パラメータ格納メモリ、１５はマイクロプ
ロセッサ、１６はＨＤＣ、１７はＳＣＳＩＩ／Ｆ、１
８はホスト、１９はデータバス、２０はアドレスバス、
２１はＳＣＳＩバスである。

【００２２】ここで、特性可変フィルタ３は、Silicon
systems社のSSI 32F8011 のような周波数特性（カット
オフ周波数、ブースト量）を外部から任意に設定可能な
アクティブフィルタである。また１＋Ｄ信号処理部７お
よび、ビタビ弁別器９によって、ＰＲＭＬの技術を実現
したものである。またＦＩＲディジタルフィルタのタッ
プ数（内部の乗算器の個数）は３個と仮定する。

【００２３】図２は図１に示したＦＬＡＳＨ−ＳＥＴ回
路の内部ブロックを示したものであり、１２はＦＬＡＳ
Ｈ−ＳＥＴ回路、２０はアドレスバス、２２はアドレス
検出手段、２３はライトパルス発生手段、２４はデコー
ダ、２５はライトパルス、２６はデコーダ出力である。

【００２４】図３は、図１に示した記録円盤１の表面を
説明したものであり、記録密度は一定だが、回転速度が
変らないため、再生信号の読み出す速度が異なるブロッ
クがゾーンとして分割されており、それぞれゾーン番号
１、ゾーン番号２と呼ぶ。またゾーン番号１、ゾーン番
号２の内部は、シリンダ番号（記録円盤のデータ記録面
が１枚の場合にはシリンダ番号ではなく、トラック番
号）０〜３９、４０〜７９と分割されている。

【００２５】図４（ａ）は図１に示したマイクロプロセ
ッサ１５の動作を説明するフローチャート図である。

【００２６】図４（ｂ）は、図３に示した記録円盤１の
シリンダ番号とゾーン番号と、図１に示したパラメータ
格納メモリ１４からパラメータを読み出す際のパラメー
タスタートアドレスとの関係を示したテーブル表であ
る。

【００２７】図４（ｃ）は図４（ａ）のフローチャート
図の中で、パラメータを読み出す動作を、マイクロプロ
セッサ１５のプログラムイメージで示した図である。

【００２８】図５は、マイクロプロセッサ１５とＦＬＡ
ＳＨ−ＳＥＴ回路１２の動作を示すタイミングチャート
である。

【００２９】まず、図１を用いて、読取り信号の流れか
ら説明を行う。記録円盤１から読取りヘッド２によって
読み出された記録信号は、特性可変フィルタ３を通り、
１段階目の等化処理が行われる。その後、Ａ／Ｄコンバ
ータ６によって、量子化され、１＋Ｄ信号処理部７、Ｆ
ＩＲディジタルフィルタ８を通って、２段階３段階の等
化処理が行われる。その信号は、ビタビ弁別器９によっ
て、”１””０”の再生データとなり、ＨＤＣ１６に送
られる。ＨＤＣ１６はマイクロプロセッサ１５の制御に
より、ＳＣＳＩＩ／Ｆ１７と、ＳＣＳＩバス２１を介
して、ホスト１８に再生データを送る。

【００３０】ここで、図３に示した記録円盤１におい
て、読み出す位置であるシリンダ番号がゾーンを移っ
て、ゾーン番号が変更になった場合、データの再生速度
が変更となり、図１に示した読取りヘッド２から読み出
される波形の形が変る。そのため読取り回路各部のパラ
メータの変更が必要となる。

【００３１】パラメータの設定は、図１、図２に示した
ＦＬＡＳＨ−ＳＥＴ回路１２を用いて行う。この回路の
動作を、図３の記録円盤１において、ゾーン番号１から
２に移った場合を想定して、図４、図５を用いて説明を
行う。

【００３２】図４（ａ）において、マイクロプロセッサ
１５は、リード開始時にまず、ホスト１８によって指示
された、リードブロック番号からシリンダ番号を算出す
る（Ｆ１）。次に以前リードを行っていたシリンダ番号
との比較を行い（Ｆ２）、等しければ、パラメータ変更
の可能性は無いと判断する。等しくなければ、次にシリ
ンダ番号からゾーン番号を、図４（ｂ）のテーブルを用
いて求める（Ｆ３）。次にゾーンを移るかどうか判断を
行い（Ｆ４）、ゾーンを移らない場合には、パラメータ
の変更は必要無しと判断する。ゾーンを移る場合には、
図４（ｂ）のテーブルを用いて、ゾーン番号からパラメ
ータスタートアドレスを求める（Ｆ５）。次にパラメー
タを読み出して（Ｆ６）、パラメータの設定を終える。

【００３３】具体的な数値として、ゾーン番号は１から
２へ移ったと想定したため、パラメータスタートアドレ
スは、上記の動作の結果２０１０番地となっている。

【００３４】図４（ａ）のパラメータを読み出すＦ６の
ブロックは、具体的には、図４（ｃ）のようなイメージ
で、メモリアドレス１０００番地からコーディングされ
ており、図１に示したパラメータレジスタ１３の内部レ
ジスタ６個（パラメータａ〜ｆ）に対応した６ステップ
のプログラムである。プログラムは、マイクロプロセッ
サ１５内部のアキュムレータ（図示せず）にパラメータ
スタートアドレスから順に６アドレス分のデータ読み出
すものである。このときの、図１に示したマイクロプロ
セッサ１５、パラメータ格納メモリ１４や、図２にも示
したＦＬＡＳＨ−ＳＥＴ回路１２の動作を、図４（ｃ）
のプログラムと図５のタイミングチャート図を用いて説
明を進める。

【００３５】図４（ｃ）において、まず、マイクロプロ
セッサ１５は１０００番地のプログラムを読み出す命令
の読取り動作を行う。その場合アドレスバス２０とデー
タバス１９は、図５のタイミングチャートでは、１００
０番地のプログラムが読み出されていることを示してい
る。次にマイクロプロセッサ１５は、今読み取った命令
の実行に移る。命令は２０１０番地のデータを読みとっ
て、アキュムレータにロードする命令であるため、アド
レスバス２０には２０１０番地が出力され、データバス
１９にはパラメータ格納メモリ１４のアドレス２０１０
番地から読み出されたパラメータａ用の値が出力され
る。続いてマイクロプロセッサ１５は、次の命令読取り
動作に移り、次のプログラムの格納されているアドレス
である１００１番地のプログラムを読みだし、その次の
実行時には、２００１番地のパラメータを読み出す動作
を行う。このあとそのままプログラムが動き続けると、
パラメータをａ〜ｆまで読み出すことになる。以上のよ
うなマイクロプロセッサ１５によるパラメータａ〜ｆま
での読み出す動作中、図１あるいは図２に示したＦＬＡ
ＳＨ−ＳＥＴ回路１２は、その内部にあるアドレス検出
手段２２によって、パラメータ格納メモリ１４のアドレ
スがアドレスバス２０に出力されたことを、検出し、ラ
イトパルス発生手段２３に伝える。ライトパルス発生手
段２３は、そのことを受けて、ライトパルス２５を、図
１のパラメータレジスタ１３に対し、図５に示すタイミ
ングで発生する。ＦＬＡＳＨ−ＳＥＴ回路１２では、同
時に、デコーダ２４によって、アドレスバス２０から、
パラメータレジスタ１３のａ〜ｆを示すためのデコーダ
出力２６を図５に示すタイミングで出力する。その結
果、ＦＬＡＳＨ−ＳＥＴ回路１２によって、パラメータ
格納メモリ１４から読み出されたパラメータがパラメー
タレジスタ１３に設定される。以上説明したように、ゾ
ーンを移る場合のパラメータの変更は、マイクロプロセ
ッサ１５とＦＬＡＳＨ−ＳＥＴ回路１２によって、簡単
に設定される。また、通常のプログラムでは、パラメー
タを設定する際、まずパラメータ格納メモリ１４からパ
ラメータを読出し、次に、読み取ったパラメータをパラ
メータレジスタ１３に書込む動作が必要なため、本実施
例のように、パラメータを読み出すだけに比べ、２倍の
時間が必要となる。つまり本実施例では、ＦＬＡＳＨ−
ＳＥＴ回路１２によって高速にパラメータの変更が出来
たことになる。また、マイクロプロセッサを介さず、パ
ラメータを設定する方法として、ＤＭＡによる方法も考
えられるが、ＤＭＡ動作開始のために、ＤＭＡコントロ
ーラに対し、転送元アドレスや、転送先アドレスを設定
して、ＤＭＡを制御する必要があるため、本実施例のよ
る方法に比べ、余分に時間がかかると予想され、必ずし
も高速であるとは限らない。

【００３６】ここで、図１にもどって、パラメータレジ
スタ１３に設定されたパラメータがどのように各回路部
に伝えられるか説明を行う。

【００３７】パラメータレジスタ１３のａレジスタに設
定された値は、Ｄ／Ａコンバータ１１に伝えられ、ＶＦ
Ｏ１０の中心発振周波数を変更する。ＶＦＯ１０はこの
変更によって、その発振周波数の中心値を変更し、Ａ／
Ｄコンバータ６、１＋Ｄ信号処理部７、ＦＩＲディジタ
ルフィルタ８、ビタビ弁別器９で構成されるディジタル
回路の動作クロックを変更する。その結果、ゾーンを移
ったことによる読取り波形の再生速度の変更に追従する
ことが可能である。

【００３８】パラメータレジスタ１３のｂ及びｃレジス
タに設定された値は、Ｄ／Ａコンバータ４、５に伝えら
れ、特性可変フィルタ３に伝えられる。特性可変フィル
タ３は、Ｄ／Ａコンバータ４、５の出力を受けて、それ
ぞれカットオフ周波数、ブースト量を指示通り変更する
ことで、その周波数特性を、ゾーンを移ったことによる
読取り波形の周波数帯域の移動に合わせる。

【００３９】パラメータレジスタ１３のｄ，ｅ，ｆレジ
スタに設定された値は、ＦＩＲディジタルフィルタ８に
送られ、内部の各乗算器（図示せず）の係数値として、
設定される。その結果、ＦＩＲディジタルフィルタ８の
周波数特性は、ゾーンを移ったことによって、読取り波
形の形が変わったことに対応する。

【００４０】以上説明したように、ＣＤＲを用いた記録
円盤において、ゾーンを移ったとき、ＰＲＭＬを実現す
る各部のパラメータを変更することでき、しかもＦＬＡ
ＳＨ−ＳＥＴ回路で、高速にパラメータを設定すること
が可能であることから、本実施例では、ＰＲＭＬとＣＤ
Ｒを共存させて、それぞれの技術が持つ記憶容量の増大
化を図ることが可能である。

【００４１】次に図６、図７を用いて、本発明の他の実
施例の説明を行う。

【００４２】図６において、１５はマイクロプロセッ
サ、１６はＨＤＣ、１７はＳＣＳＩＩ／Ｆ、１８はホス
ト、１９はデータバス、２０はアドレスバス、２１はＳ
ＣＳＩバス、２７はＦＬＡＳＨ−ＳＥＴ回路、２８はパ
ラメータ格納メモリ、２９はゾーン番号である。ここ
で、パラメータ格納メモリ２８は、図１におけるパラメ
ータ数６個分のデータバス幅を持つＥＥＰＲＯＭなどの
メモリ回路であり、あらかじめ、ゾーン番号をメモリに
対するアドレスとして入力すると、対応したパラメータ
が出力されるよう、必要なパラメータが記憶されたもの
である。

【００４３】図７において、２７はＦＬＡＳＨ−ＳＥＴ
回路、１９はデータバス、２０はアドレスバス、３０は
デコーダ、３１はゾーン番号レジスタ、２９はゾーン番
号である。

【００４４】図６、図７では、パラメータを高速に設定
することを目的としたＦＬＡＳＨ−ＳＥＴ回路の構成を
先の実施例から変え、その周辺回路もその変更に合わせ
たものである。よって、先の実施例とは異なる部分のみ
説明を行う。

【００４５】マイクロプロセッサ１５は、リード動作時
に、ゾーンを移り、各部のパラメータの変更が必要と判
断したとき、図７に示したＦＬＡＳＨ−ＳＥＴ回路２７
内部のゾーン番号レジスタ３１にゾーン番号を書くため
に、アドレスバス２０にゾーン番号レジスタ３１を示す
アドレスを、またデータバス１９にゾーン番号の値を出
力する。その結果、アドレスバス２０のアドレスを受け
たデコーダ３０は、ゾーン番号レジスタ３１に制御信号
を送り、ゾーン番号レジスタ３１は、データバス１９の
データを保持して、ゾーン番号２９を出力する。

【００４６】図６にもどって、ＦＬＡＳＨ−ＳＥＴ回路
２７から出力されたゾーン番号２９は、パラメータ格納
メモリ２８のアドレス線に入力される。その結果、パラ
メータ格納メモリ２８からは、ゾーン変更時に必要な全
てのパラメータが一斉に出力される。本実施例では、マ
イクロプロセッサ１５がゾーン番号をＦＬＡＳＨ−ＳＥ
Ｔ回路２７に設定を行うのみで、ＣＤＲに対応したＰＲ
ＭＬの波形再生回路に必要なパラメータを高速に設定可
能である。

【００４７】先にパラメータ格納メモリ２８に必要なパ
ラメータがあらかじべ記憶されていると仮定したが、リ
ード動作開始時に、あるいは電源ＯＮ時、あるいはＲＥ
ＳＥＴ動作時に、あるいは製造時に、外部から書込まれ
るものでもよい。またＥＥＰＲＯＭではなく、フリップ
フロップ回路などの論理ゲートで構成されたレジスタで
あってもよい。

【００４８】図８は図１を用いて説明を行った実施例を
データ再生ＬＳＩとして内蔵したものであり、３２がデ
ータ再生ＬＳＩである。

【００４９】データ再生ＬＳＩ３２には、ＰＲＭＬを実
現する１＋Ｄ信号処理部７とビタビ弁別器９だけでな
く、Ａ／Ｄコンバータ７、Ｄ／Ａコンバータ４，５，１
１，ＦＩＲディジタルフィルタ８、ＦＬＡＳＨ−ＳＥＴ
回路１２、パラメータレジスタ１３を内蔵したディジタ
ル回路ＬＳＩである。

【００５０】ＦＬＡＳＨ−ＳＥＴ回路１２とパラメータ
レジスタ１３をＬＳＩ内部に設置しただけであることか
ら、図１の実施例と同様に、各部のパラメータを高速に
変更することができ、ＣＤＲとＰＲＭＬを同時に実現可
能なＬＳＩであるという特色を持つ。またＶＦＯ１０と
特性可変フィルタ３をデ−タ再生ＬＳＩ３２の外部に置
いたことから、ＶＦＯ１０と特性可変フィルタ３はその
動作や特性が異なるものを採用することができる。例え
ば、円盤サイズが異なり、読出し波形の周波数特性や再
生速度が異なる場合やゾ−ン分割数が変更となったハ−
ドディスクドライブにも対応可能である。

【００５１】図９は図６を用いて説明を行った実施例を
データ再生ＬＳＩと、制御ＬＳＩに内蔵したものであ
り、３３はデータ再生ＬＳＩ、３４は制御ＬＳＩであ
る。

【００５２】データ再生ＬＳＩ３３には、パラメータ格
納メモリ２８を内蔵している。また制御ＬＳＩ３４には
マイクロプロセッサ１５，ＨＤＣ１６，ＦＬＡＳＨ−Ｓ
ＥＴ回路２７を内蔵している。制御ＬＳＩ３４からデー
タ再生ＬＳＩ３３への制御信号としてゾーン番号２９が
使われており、制御ＬＳＩ３４から、ゾーン番号２９を
用いて、ゾーン番号を指示するのみで、ゾーンに合わせ
た周波数特性及び、動作速度にデータ再生ＬＳＩ３３の
状態の変更が可能である。また、本実施例に示したデー
タ再生ＬＳＩ及び制御ＬＳＩを用いることで、ＰＲＭＬ
とＣＤＲを同時に実現したＨＤＤデータ再生回路を簡単
に構成することが可能である。

【００５３】図１０は、本発明の実施例を３．５インチ
ハードディスクドライブに適用したものであり、３５は
３．５インチハードディスクドライブ、３６は制御基
板、３７はＳＣＳＩＩ／Ｆコネクタ、３８はＨＤＣ、
３９はＳＣＳＩＩ／Ｆ、４０はデータ再生ディジタル
ＬＳＩ、４１はデータ再生アナログＬＳＩ、４２はパラ
メータ格納メモリ、４３はＩＣソケットである。なおデ
ータの書き込み用のＬＳ、サーボ関係のＬＳＩなどは、
図の上では省略した。

【００５４】３．５インチハードディスクドライブ３５
には、リードライト動作の制御を行う制御基板３６があ
る。この制御基板３６の上には、今まで説明を行ってき
たリード再生回路の実施例を具体化した部品が搭載され
ており、ＳＣＳＩＩ／Ｆコネクタ３７で、外部のＳＣ
ＳＩデバイス（図示せず）に接続可能である。

【００５５】またパラメータ格納メモリ４２は、ＩＣソ
ケット４３を用いて、制御基板３６に実装されており、
パラメータ格納メモリ４２を交換することで、ハードデ
ィスクドライブごとに、異なるパラメータを持つことが
可能である。また図９で示した実施例のように、パラメ
ータ格納メモリをデータ再生ＬＳＩ内部に内蔵した場合
には、ＩＣソケットは不用である。またＥＥＰＲＯＭな
どを用いて、電気的に格納したパラメータを変更可能な
場合にも、ＩＣソケットは不用である。

【００５６】本実施例のように、先に説明を行った実施
例を具体化したＬＳＩを用いることで、簡単にＰＲＭＬ
とＣＤＲを共に実現させ、記憶容量を増大させることが
可能となる。またこのようなＬＳＩを製造販売すること
で、広くＣＤＲとＰＲＭＬをともに用いたサブシステム
を、ユーザに提供することが可能となる。

【００５７】

【発明の効果】以上説明したように、本発明によれば、
ＦＬＡＳＨ−ＳＥＴ回路とマイクロプロセッサとによっ
て、パラメータレジスタに高速にゾーンに対応した値を
設定でき、ＣＤＲに対応したＰＲＭＬ型データ再生回路
が実現可能となり、また本回路を採用することでハード
ディスクドライブの大容量化が実現可能である。

【００５８】また、必要なパラメータ分のデータバス幅
を持つメモリをパラメータ格納メモリに用いた場合に
は、一度の動作でパラメータを設定することが可能とな
る。

【００５９】また、ＬＳＩ化したデータ再生回路を用い
ることで簡単に、ＣＤＲ対応ＰＲＭＬ型ＨＤＤデータ再
生回路が実現可能となる。

【図面の簡単な説明】

【図１】本発明によるＨＤＤデータ再生回路の一実施例
を示すブロック図である。

【図２】図１に示したＦＬＡＳＨ−ＳＥＴ回路の内部ブ
ロック図である。

【図３】図１に示した記録円盤１を説明したものであ
る。

【図４】図１に示したマイクロプロセッサ１５の動作説
明のためのフローチャート図である。

【図５】マイクロプロセッサ１５とＦＬＡＳＨ−ＳＥＴ
回路１２の動作を示すタイミングチャート図である。

【図６】本発明によるＨＤＤデータ再生回路の他の実施
例を示すブロック図である。

【図７】図６のＦＬＡＳＨ−ＳＥＴ回路の内部ブロック
図である。

【図８】図１のＨＤＤデータ再生回路のＬＳＩ化を行っ
た場合の一実施例を示すブロック図である。

【図９】図６のＨＤＤデータ再生回路のＬＳＩ化を行っ
た場合の一実施例を示すブロック図である。

【図１０】本発明で説明を行った実施例を３．５インチ
ハードディスクドライブに適用した外観図である。

【符号の説明】

１…記録円盤、２…読取りヘッド、３…特性可変フィルタ、６…Ａ／Ｄコンバ−タ、７…１＋Ｄ信号処理部、８…ＦＩＲディジタルフィルタ、９…ビタビ弁別器、１０…ＶＦＯ、１２…ＦＬＡＳＨ−ＳＥＴ回路、１３…パラメ−タレジスタ、１４…パラメ−タ格納メモリ、１５…マイクロプロセッサ、１６…ＨＤＣ、１７…ＳＣＳＩＩ／Ｆ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者平野章彦神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者山川秀之神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者石田嘉輝神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者白石和久神奈川県小田原市国府津2880番地株式会社日立製作所ストレージシステム事業部内

Claims

【特許請求の範囲】

【請求項１】１＋Ｄ信号処理部、ビタビ弁別器を備えた
ＰＲＭＬ(Partial Response Maximum Likelihood)型Ｈ
ＤＤデータ再生回路において、あらたにデコーダ、アド
レス検出手段、ライトパルス発生手段からなるＦＬＡＳ
Ｈ−ＳＥＴ回路とパラメータレジスタを設け、ＣＤＲ(C
onstant Density Recording)のためゾーンに分割された
記録円盤に対して、ゾーンごとの再生波形の周波数特性
や再生速度に対応可能なＰＲＭＬを含む再生回路のパラ
メータの設定を行い、ＰＲＭＬとＣＤＲを同時に実現可
能なＨＤＤデータ再生回路。
【請求項２】請求項１に記載のＨＤＤデータ再生回路に
おいて、パラメータ格納メモリと、そのメモリ内容を順
に読出すプログラムを持つマイクロプロセッサとを、新
たに設け、記録円盤上の読取るゾーンが変更になった場
合、マイクロプロセッサとＦＬＡＳＨ−ＳＥＴ回路の連
動動作により、高速にＰＲＭＬ部を含む再生回路のパラ
メータを設定し、ゾーンの変化に対応可能なＨＤＤデー
タ再生回路。
【請求項３】請求項１記載のＨＤＤデータ再生回路にお
いて、請求項１で新たに設けたＦＬＡＳＨ−ＳＥＴ回路
を別なものに変えて、デコ−ダとゾーン番号レジスタか
らなるＦＬＡＳＨ−ＳＥＴ回路と必要なパラメータ分の
データバス幅を持つパラメータ格納メモリを新たに設
け、マイクロプロセッサとＦＬＡＳＨ−ＳＥＴ回路によ
って、ゾーン番号が指示されたとき、ＰＲＭＬ部のパラ
メータを一度に設定を行い、ＣＤＲ特有のゾーンの変更
に対応するＨＤＤデータ再生回路。
【請求項４】請求項３記載のＨＤＤデータ再生回路にお
いて、ＦＬＡＳＨ−ＳＥＴ回路とマイクロプロセッサを
制御ＬＳＩに、またパラメータ格納メモリとＰＲＭＬ部
をデータ再生ＬＳＩにまとめ、ＣＤＲに対応すべく、ゾ
ーン番号が切り替わった場合制御ＬＳＩからデータ再生
ＬＳＩに対し、ゾーン番号による指示を発生し、データ
再生ＬＳＩの状態を変更させるデータ再生回路。
【請求項５】請求項１記載のＨＤＤデータ再生回路にお
いて、ＰＲＭＬを実現する１＋Ｄ信号処理部、ビタビ弁
別器をデータ再生ＬＳＩとしてまとめ、そこにＦＬＡＳ
Ｈ−ＳＥＴ回路とパラメータレジスタを内蔵することと
し、あえてＶＦＯや特性可変フィルタを外部構成とする
ことで、異なる特性あるいは異なる記録円盤に対応可能
なＨＤＤデータ再生回路。