JPH05225693A - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
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- JPH05225693A JPH05225693A JP4059711A JP5971192A JPH05225693A JP H05225693 A JPH05225693 A JP H05225693A JP 4059711 A JP4059711 A JP 4059711A JP 5971192 A JP5971192 A JP 5971192A JP H05225693 A JPH05225693 A JP H05225693A
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- digital signal
- signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
- H04L1/0054—Maximum-likelihood or sequential decoding, e.g. Viterbi, Fano, ZJ algorithms
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Artificial Intelligence (AREA)
- Power Engineering (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 復調等の所要の信号処理に要する時間が大き
くなっても、再生チャネルの伝送速度を高くできるよう
にする。 【構成】 ＲＡＭコントローラ１３が、再生チャネルか
らのディジタル信号を、第１固定周波数クロックｆs1に
従ってＲＡＭ１２に書き込み、第１固定周波数クロック
ｆs1より低い速度の第２固定周波数クロックｆs2でＲＡ
Ｍ１２から読み出す。そして、ＲＡＭ１２から読み出さ
れたディジタル信号に対して、所要の信号処理が行われ
る。
くなっても、再生チャネルの伝送速度を高くできるよう
にする。 【構成】 ＲＡＭコントローラ１３が、再生チャネルか
らのディジタル信号を、第１固定周波数クロックｆs1に
従ってＲＡＭ１２に書き込み、第１固定周波数クロック
ｆs1より低い速度の第２固定周波数クロックｆs2でＲＡ
Ｍ１２から読み出す。そして、ＲＡＭ１２から読み出さ
れたディジタル信号に対して、所要の信号処理が行われ
る。
Description
【０００１】
【産業上の利用分野】本発明は、例えば磁気ディスク記
録再生装置のデータ復調器に使用するのに好適なディジ
タル信号処理回路に関する。
録再生装置のデータ復調器に使用するのに好適なディジ
タル信号処理回路に関する。
【０００２】
【従来の技術】図５は、従来提案されている磁気ディス
ク記録再生装置のデータ復調器の一例を示す。このデー
タ復調器は、再生アンプ（図４の４４）の出力を受けて
エンベロープレベル一定の信号を生成するアナログＡＧ
Ｃアンプの出力信号をディジタル信号に変換するＡ／Ｄ
変換器１１と、この変換器１１の出力信号を等化する等
化器（ＦＩＲフィルタ）１４と、この等化器１４の出力
Ｓkを受けて０゜位相クロックを抽出して、０゜位相デ
ータすなわちデータ存在点の位相Ｐkを出力するディジ
タルＰＬＬ回路１６と、等化器１４の出力およびディジ
タルＰＬＬ回路１６の出力を受けて、データ存在点（０
゜位相）における信号振幅レベルＳ0kを出力する０゜位
相サンプル値補間器１５と、この補間器１５から出力さ
れる信号振幅レベルＳ0kを受けて、再生信号に含まれる
ノイズを平均化したときの０゜位相信号レベル平均値を
出力するレベルトラッキングループ１７と、補間器１５
から出力される信号振幅レベルＳ0kおよびレベルトラッ
キングループ１７から出力される０゜位相信号レベル平
均値に基づいて、最尤復号を行ってデータ判定を行い、
検出データｄkを出力するビタビ復号器１８とを含んで
構成される。
ク記録再生装置のデータ復調器の一例を示す。このデー
タ復調器は、再生アンプ（図４の４４）の出力を受けて
エンベロープレベル一定の信号を生成するアナログＡＧ
Ｃアンプの出力信号をディジタル信号に変換するＡ／Ｄ
変換器１１と、この変換器１１の出力信号を等化する等
化器（ＦＩＲフィルタ）１４と、この等化器１４の出力
Ｓkを受けて０゜位相クロックを抽出して、０゜位相デ
ータすなわちデータ存在点の位相Ｐkを出力するディジ
タルＰＬＬ回路１６と、等化器１４の出力およびディジ
タルＰＬＬ回路１６の出力を受けて、データ存在点（０
゜位相）における信号振幅レベルＳ0kを出力する０゜位
相サンプル値補間器１５と、この補間器１５から出力さ
れる信号振幅レベルＳ0kを受けて、再生信号に含まれる
ノイズを平均化したときの０゜位相信号レベル平均値を
出力するレベルトラッキングループ１７と、補間器１５
から出力される信号振幅レベルＳ0kおよびレベルトラッ
キングループ１７から出力される０゜位相信号レベル平
均値に基づいて、最尤復号を行ってデータ判定を行い、
検出データｄkを出力するビタビ復号器１８とを含んで
構成される。
【０００３】補間器１５の出力Ｓ0kは、サンプリング間
隔Ｔsに１回ずつ出力されるので、平均して２サンプル
に１つしか０゜位相に該当しない。補間器１５の出力Ｓ
0kが、データ判定対象となる０゜位相振幅レベル値か否
かを示す信号として、ディジタルＰＬＬ回路１６から有
効信号Ｖkが、ビタビ復号器１８に供給される。ビタビ
復号器１８は、Ｖk＝１となる時刻においてのみ、デー
タ判定動作を行なえば良い。
隔Ｔsに１回ずつ出力されるので、平均して２サンプル
に１つしか０゜位相に該当しない。補間器１５の出力Ｓ
0kが、データ判定対象となる０゜位相振幅レベル値か否
かを示す信号として、ディジタルＰＬＬ回路１６から有
効信号Ｖkが、ビタビ復号器１８に供給される。ビタビ
復号器１８は、Ｖk＝１となる時刻においてのみ、デー
タ判定動作を行なえば良い。
【０００４】Ａ／Ｄ変換器１１は、ＡＧＣアンプからの
アナログ再生信号をチャネルビットレートの定数倍のサ
ンプリング周波数ｆsでサンプリングし所定の信号語長
に量子化する。例えば、サンプリング周波数ｆsがチャ
ネルビットレートの２倍に設定される。
アナログ再生信号をチャネルビットレートの定数倍のサ
ンプリング周波数ｆsでサンプリングし所定の信号語長
に量子化する。例えば、サンプリング周波数ｆsがチャ
ネルビットレートの２倍に設定される。
【０００５】等化器１４は、磁気記録チャネルの帯域制
限特性などによる符号間干渉を除去する。例えばトラン
スバーサル型などの線形等化器を使用してディジタル信
号処理回路で実現できる。
限特性などによる符号間干渉を除去する。例えばトラン
スバーサル型などの線形等化器を使用してディジタル信
号処理回路で実現できる。
【０００６】ディジタルＰＬＬ回路１６は、固定クロッ
クでサンプリングされた信号サンプル値Ｓkに基づい
て、データ存在点の位相Ｐkに同期する回路である。デ
ィジタルＰＬＬ回路１０３については、特願平３−３０
６６４３号に詳しく開示されているので、ここでは、図
６に概略的構成を示し、簡単に説明するだけにとどめ
る。
クでサンプリングされた信号サンプル値Ｓkに基づい
て、データ存在点の位相Ｐkに同期する回路である。デ
ィジタルＰＬＬ回路１０３については、特願平３−３０
６６４３号に詳しく開示されているので、ここでは、図
６に概略的構成を示し、簡単に説明するだけにとどめ
る。
【０００７】図６を参照するに、瞬時位相計算部５０
は、入力として、時刻ｔ＝ｋＴsにおけるチャネル再生
信号のサンプル値Ｓkを受ける。瞬時位相計算部５０
は、入力信号データとは非同期に固定クロックでサンプ
リングされた連続する２つの信号サンプル値に基づい
て、信号サンプルＳkの存在時刻ｔ＝ｋＴsからさかのぼ
って当該第ｋタイムスロット内の信号波形ゼロクロス点
（０゜位相の候補）までの時間である瞬時位相ΔＰkを
出力する。単位は、量子化位相数である。
は、入力として、時刻ｔ＝ｋＴsにおけるチャネル再生
信号のサンプル値Ｓkを受ける。瞬時位相計算部５０
は、入力信号データとは非同期に固定クロックでサンプ
リングされた連続する２つの信号サンプル値に基づい
て、信号サンプルＳkの存在時刻ｔ＝ｋＴsからさかのぼ
って当該第ｋタイムスロット内の信号波形ゼロクロス点
（０゜位相の候補）までの時間である瞬時位相ΔＰkを
出力する。単位は、量子化位相数である。
【０００８】瞬時位相ΔＰkは、位相値０を持つ０゜位
相から時刻ｋＴsまでの距離であると同時に、時刻ｔ＝
ｋＴsが位相上でどの値を持つかを表す。ここで位相上
では、３６０゜がデイジタル値２NPLLに相当する。ま
た、１タイムスロット幅の時間Ｔsは、位相上では１８
０゜に相当し、量子化位相数を単位とすると２NPLL-1に
相当する。瞬時位相ΔＰkは、連続する２つの信号サン
プル値ＳkとＳk-1間の信号波形が直線近似できるものと
仮定して求められる。瞬時位相ΔＰkは、ＮPLLビットの
位相データΔＰkとして、内部位相レジスタ５６から出
力される位相Ｐk-1と、加算器５１において加算され
る。加算器５１の出力は、乗算器５３において修正係数
αが乗ざられて、ＡＮＤゲート５４の一方の入力に供給
される。
相から時刻ｋＴsまでの距離であると同時に、時刻ｔ＝
ｋＴsが位相上でどの値を持つかを表す。ここで位相上
では、３６０゜がデイジタル値２NPLLに相当する。ま
た、１タイムスロット幅の時間Ｔsは、位相上では１８
０゜に相当し、量子化位相数を単位とすると２NPLL-1に
相当する。瞬時位相ΔＰkは、連続する２つの信号サン
プル値ＳkとＳk-1間の信号波形が直線近似できるものと
仮定して求められる。瞬時位相ΔＰkは、ＮPLLビットの
位相データΔＰkとして、内部位相レジスタ５６から出
力される位相Ｐk-1と、加算器５１において加算され
る。加算器５１の出力は、乗算器５３において修正係数
αが乗ざられて、ＡＮＤゲート５４の一方の入力に供給
される。
【０００９】次に、０゜位相対応瞬時位相データ選出部
５２について説明する。瞬時位相ΔＰkは、信号波形が
ゼロクロスする場合には、常に計算されるものである。
従って、チャネル符号法によっては、本来のデータが存
在する０゜位相ではない点において計算されたものであ
る場合がある。パーシャルレスポンス（以下、ＰＲＳと
称す）（１，０，１）の場合等では、０゜位相以外にも
逆位相でゼロクロスする場合がある。従って、何らかの
手段によって、真の０゜位相における瞬時位相計算出力
だけを選別なければならない。このため、例えばＰＲＳ
（１，０，１）の場合には、３値レベル予測部５２Ａに
よって仮データを検出し、位相制御信号生成部５２Ｂ
が、仮データに基づいて０゜位相と判定した瞬時位相Δ
Ｐkに対して位相制御信号ｍｏｄｉｆｉｙ＿Ｐkを出力す
る。この位相制御信号ｍｏｄｉｆｉｙ＿Ｐkは、ＡＮＤ
ゲート５４の他方の入力に供給される。これにより、選
別された瞬時位相ΔＰk（正確には、乗算器５３の出
力）のみが、ＡＮＤゲート５４を介して加算器５５に供
給され、レジスタ５６の出力位相Ｐk-1と加算される。
５２について説明する。瞬時位相ΔＰkは、信号波形が
ゼロクロスする場合には、常に計算されるものである。
従って、チャネル符号法によっては、本来のデータが存
在する０゜位相ではない点において計算されたものであ
る場合がある。パーシャルレスポンス（以下、ＰＲＳと
称す）（１，０，１）の場合等では、０゜位相以外にも
逆位相でゼロクロスする場合がある。従って、何らかの
手段によって、真の０゜位相における瞬時位相計算出力
だけを選別なければならない。このため、例えばＰＲＳ
（１，０，１）の場合には、３値レベル予測部５２Ａに
よって仮データを検出し、位相制御信号生成部５２Ｂ
が、仮データに基づいて０゜位相と判定した瞬時位相Δ
Ｐkに対して位相制御信号ｍｏｄｉｆｉｙ＿Ｐkを出力す
る。この位相制御信号ｍｏｄｉｆｉｙ＿Ｐkは、ＡＮＤ
ゲート５４の他方の入力に供給される。これにより、選
別された瞬時位相ΔＰk（正確には、乗算器５３の出
力）のみが、ＡＮＤゲート５４を介して加算器５５に供
給され、レジスタ５６の出力位相Ｐk-1と加算される。
【００１０】０゜位相データＰkおよび有効信号Ｖkは、
０゜位相データ存在点のタイムスロット内における位置
を示すデータとして、０゜位相サンプル値補間器１５に
供給される。
０゜位相データ存在点のタイムスロット内における位置
を示すデータとして、０゜位相サンプル値補間器１５に
供給される。
【００１１】
【発明が解決しようとする課題】図６のディジタルＰＬ
Ｌ回路の帰還ループ内には、複数の加算器および乗算器
が含まれるので、演算遅延時間の合計値が大きくなる
（例えば、３０ナノ秒乃至４０ナノ秒）。帰還ループに
おいては、パイプライン処理が困難であり、ループ内部
の演算は、１サンプリング時間内に終了しなければなら
ない。従って、上記演算遅延時間が、サンプリング間隔
の最小可能値を決定してしまう。
Ｌ回路の帰還ループ内には、複数の加算器および乗算器
が含まれるので、演算遅延時間の合計値が大きくなる
（例えば、３０ナノ秒乃至４０ナノ秒）。帰還ループに
おいては、パイプライン処理が困難であり、ループ内部
の演算は、１サンプリング時間内に終了しなければなら
ない。従って、上記演算遅延時間が、サンプリング間隔
の最小可能値を決定してしまう。
【００１２】また、ビタビ復号器内部にも、尤度更新の
ためのＡＣＳ（Ａｄｄ Ｃｏｍｐａｒｅ Ｓｔｏｒｅ）
ループが存在し、同様にサンプリング間隔の最小値を制
限する。
ためのＡＣＳ（Ａｄｄ Ｃｏｍｐａｒｅ Ｓｔｏｒｅ）
ループが存在し、同様にサンプリング間隔の最小値を制
限する。
【００１３】従って、記録媒体上の線密度の増加によっ
て、チャネルビットレートを高めることが必要になって
も、回路素子の速度により、その値が制限されてしまう
という問題点があった。
て、チャネルビットレートを高めることが必要になって
も、回路素子の速度により、その値が制限されてしまう
という問題点があった。
【００１４】本発明は、このような状況に鑑みてなされ
たものであり、例えば復調等の所要の信号処理に要する
時間が大きくなっても、再生チャネルの伝送速度を高く
できるディジタル信号処理回路を提供することを目的と
する。
たものであり、例えば復調等の所要の信号処理に要する
時間が大きくなっても、再生チャネルの伝送速度を高く
できるディジタル信号処理回路を提供することを目的と
する。
【００１５】
【課題を解決するための手段】請求項１に記載のディジ
タル信号処理回路は、再生チャネルからのディジタル信
号を記憶するためのメモリ（例えば、実施例のＲＡＭ１
２）と、ディジタル信号を第１の速度でメモリに書き込
み、第１の速度より低い第２の速度でメモリからディジ
タル信号を読み出すメモリコントローラ（例えば、実施
例のＲＡＭコントローラ１３）と、メモリから読み出さ
れたディジタル信号に対して、所要の信号処理を行う回
路（例えば、実施例の等化器１４、０゜位相サンプル値
補間器１５、ディジタルＰＬＬ回路１６およびビタビ復
号器１８等）とを備えることを特徴とする。
タル信号処理回路は、再生チャネルからのディジタル信
号を記憶するためのメモリ（例えば、実施例のＲＡＭ１
２）と、ディジタル信号を第１の速度でメモリに書き込
み、第１の速度より低い第２の速度でメモリからディジ
タル信号を読み出すメモリコントローラ（例えば、実施
例のＲＡＭコントローラ１３）と、メモリから読み出さ
れたディジタル信号に対して、所要の信号処理を行う回
路（例えば、実施例の等化器１４、０゜位相サンプル値
補間器１５、ディジタルＰＬＬ回路１６およびビタビ復
号器１８等）とを備えることを特徴とする。
【００１６】請求項２に記載のディジタル信号処理回路
は、再生チャネルが、ディスクからの再生チャネルであ
ることを特徴とする。
は、再生チャネルが、ディスクからの再生チャネルであ
ることを特徴とする。
【００１７】
【作用】請求項１の構成のディジタル信号処理回路にお
いては、メモリコントローラによって、ディジタル信号
が第１の速度でメモリに書き込まれ、第１の速度より低
い第２の速度でメモリからディジタル信号が読み出さ
れ、メモリから読み出されたディジタル信号に対して、
所要の信号処理が行われる。従って、所要の信号処理速
度が、再生チャネルの伝送速度より低くても良くなる。
よって、例えば復調等の所要の信号処理に要する時間が
大きくなっても、再生チャネルの伝送速度を高くでき
る。
いては、メモリコントローラによって、ディジタル信号
が第１の速度でメモリに書き込まれ、第１の速度より低
い第２の速度でメモリからディジタル信号が読み出さ
れ、メモリから読み出されたディジタル信号に対して、
所要の信号処理が行われる。従って、所要の信号処理速
度が、再生チャネルの伝送速度より低くても良くなる。
よって、例えば復調等の所要の信号処理に要する時間が
大きくなっても、再生チャネルの伝送速度を高くでき
る。
【００１８】請求項２の構成のディジタル信号処理回路
においては、ディスクからの再生チャネルからのディジ
タル信号が第１の速度でメモリに書き込まれ、第１の速
度より低い第２の速度でメモリからディジタル信号が読
み出され、メモリから読み出されたディジタル信号に対
して、所要の信号処理が行われる。従って、ディスクの
記録密度増大に合わせて、再生チャネルの伝送速度を高
くできる。
においては、ディスクからの再生チャネルからのディジ
タル信号が第１の速度でメモリに書き込まれ、第１の速
度より低い第２の速度でメモリからディジタル信号が読
み出され、メモリから読み出されたディジタル信号に対
して、所要の信号処理が行われる。従って、ディスクの
記録密度増大に合わせて、再生チャネルの伝送速度を高
くできる。
【００１９】
【実施例】図１は、本発明のディジタル信号処理回路を
データ復調器に適用した場合の一実施例の構成を示す。
この実施例の説明に入る前に、本発明を利用できるディ
ジタル磁気ディスク記録再生装置について説明する。
データ復調器に適用した場合の一実施例の構成を示す。
この実施例の説明に入る前に、本発明を利用できるディ
ジタル磁気ディスク記録再生装置について説明する。
【００２０】図４は、データの流れから見たディジタル
磁気ディスク記録再生装置を示すブロック図である。ホ
ストコンピュータ３０からハードディスクドライブ（Ｈ
ＤＤ）サブシステム４０にデータを記録する場合には、
まず、ホストコンピュータ３０からバスインターフェー
スを介してＨＤＤサブシステム４０内部の磁気ディスク
コントローラ４１にデータが送られ、磁気ディスクコン
トローラ４１はこのデータを磁気ディスクに記録できる
フォーマットにあてはめ、さらに磁気記録再生チャネル
に適合する変調を施して、記録アンプ４２に送る。記録
アンプ４２はヘッドディスクアセンブリ４３内部の磁気
ヘッドに記録電流を流して、データの記録が行われる。
なおヘッドディスクアセンブリ４３は、データを記録す
る磁気ディスク、記録再生ヘッド、ヘッド移動機構およ
びスピンドルモータ等からなる機構ブロックである。
磁気ディスク記録再生装置を示すブロック図である。ホ
ストコンピュータ３０からハードディスクドライブ（Ｈ
ＤＤ）サブシステム４０にデータを記録する場合には、
まず、ホストコンピュータ３０からバスインターフェー
スを介してＨＤＤサブシステム４０内部の磁気ディスク
コントローラ４１にデータが送られ、磁気ディスクコン
トローラ４１はこのデータを磁気ディスクに記録できる
フォーマットにあてはめ、さらに磁気記録再生チャネル
に適合する変調を施して、記録アンプ４２に送る。記録
アンプ４２はヘッドディスクアセンブリ４３内部の磁気
ヘッドに記録電流を流して、データの記録が行われる。
なおヘッドディスクアセンブリ４３は、データを記録す
る磁気ディスク、記録再生ヘッド、ヘッド移動機構およ
びスピンドルモータ等からなる機構ブロックである。
【００２１】データを再生する場合は、ヘッドディスク
アセンブリ４３において磁気ディスク上の記録磁化パタ
ーンが磁気再生ヘッドにより読み出され、再生アンプ４
４により再生信号として増幅され、データ復調器４５に
おいて、ディジタルデータに戻される。このディジタル
データは、さらに磁気ディスクコントローラ４１でチャ
ネル変調の復調やフォーマットの解除が行われ、バスイ
ンターフェースを介してホストコンピュータ３０に送ら
れる。
アセンブリ４３において磁気ディスク上の記録磁化パタ
ーンが磁気再生ヘッドにより読み出され、再生アンプ４
４により再生信号として増幅され、データ復調器４５に
おいて、ディジタルデータに戻される。このディジタル
データは、さらに磁気ディスクコントローラ４１でチャ
ネル変調の復調やフォーマットの解除が行われ、バスイ
ンターフェースを介してホストコンピュータ３０に送ら
れる。
【００２２】図１のディジタル信号処理回路の実施例
は、図４の磁気記録再生装置のうちデータ復調器４５に
おいて利用可能なものである。図１の実施例において、
Ａ／Ｄ変換器１１、等化器１４、０゜位相サンプル値補
間器１５、ディジタルＰＬＬ回路１６、レベルトラッキ
ングループ１７およびビタビ復号器１８は、図５と同一
である。ただし、Ａ／Ｄ変換器１１が、第１固定周波数
クロックｆs1に従って動作し、等化器１４、０゜位相サ
ンプル値補間器１５、ディジタルＰＬＬ回路１６、レベ
ルトラッキングループ１７およびビタビ復号器１８が、
第１固定周波数クロックｆs1より低い周波数の第２固定
周波数クロックｆs2に従って動作する点が異なる。
は、図４の磁気記録再生装置のうちデータ復調器４５に
おいて利用可能なものである。図１の実施例において、
Ａ／Ｄ変換器１１、等化器１４、０゜位相サンプル値補
間器１５、ディジタルＰＬＬ回路１６、レベルトラッキ
ングループ１７およびビタビ復号器１８は、図５と同一
である。ただし、Ａ／Ｄ変換器１１が、第１固定周波数
クロックｆs1に従って動作し、等化器１４、０゜位相サ
ンプル値補間器１５、ディジタルＰＬＬ回路１６、レベ
ルトラッキングループ１７およびビタビ復号器１８が、
第１固定周波数クロックｆs1より低い周波数の第２固定
周波数クロックｆs2に従って動作する点が異なる。
【００２３】図１の実施例の特徴は、Ａ／Ｄ変換器１１
から出力されるディシタル信号を記憶するＲＡＭ１２
と、このＲＡＭ１２の書き込みおよび読みだしを制御す
るＲＡＭコントローラ１３が設けられていることであ
る。ＲＡＭ１２とＲＡＭコントローラ１３の組み合わせ
によって、大容量のＦＩＦＯメモリを構成できる。
から出力されるディシタル信号を記憶するＲＡＭ１２
と、このＲＡＭ１２の書き込みおよび読みだしを制御す
るＲＡＭコントローラ１３が設けられていることであ
る。ＲＡＭ１２とＲＡＭコントローラ１３の組み合わせ
によって、大容量のＦＩＦＯメモリを構成できる。
【００２４】ＲＡＭ１２は、書き込み用データ入力端子
と、読み出し用データ出力端子とが、それぞれ独立に設
けられるデュアルポートＲＡＭである。本実施例におい
て使用されるＲＡＭは、データワード幅が８ビット、ア
ドレスワード幅が１３ビットであり、記憶容量が２13×
８［ｂｉｔｓ］＝６５５３６［ｂｉｔｓ］である。これ
により、５１２［Ｂｙｔｅｓ］のデータシンボルを含む
セクターを２［Ｓａｍｐｌｅｓ／ｂｉｔ］のレートでサ
ンプリングしたサンプル系列（１０２４［Ｓａｍｐｌｅ
ｓ］を一括してＲＡＭ１２に記憶できる。
と、読み出し用データ出力端子とが、それぞれ独立に設
けられるデュアルポートＲＡＭである。本実施例におい
て使用されるＲＡＭは、データワード幅が８ビット、ア
ドレスワード幅が１３ビットであり、記憶容量が２13×
８［ｂｉｔｓ］＝６５５３６［ｂｉｔｓ］である。これ
により、５１２［Ｂｙｔｅｓ］のデータシンボルを含む
セクターを２［Ｓａｍｐｌｅｓ／ｂｉｔ］のレートでサ
ンプリングしたサンプル系列（１０２４［Ｓａｍｐｌｅ
ｓ］を一括してＲＡＭ１２に記憶できる。
【００２５】ＲＡＭコントローラ１３は、ＲＡＭ１２に
対して、読出し／書込み制御信号Ｒ／Ｗと、アドレスと
を与える。ＲＡＭコントローラ１３には、第１固定周波
数クロックｆs1が供給されるとともに、第２固定周波数
クロックｆs2が供給される。上述のように、第２固定周
波数クロックｆs2は、第１固定周波数クロックｆs1より
も周波数が低く設定されている。また、ＲＡＭコントロ
ーラ１３には、磁気ディスクコントローラ４１のサーボ
回路系からセクターインデックス信号が供給される。セ
クターインデックス信号は、セクターの開始点を示すパ
ルスである。また、ＲＡＭコントローラ１３には、磁気
ディスクコントローラ４１から、あるセクターに対する
データ読出指示信号が与えられる。また、ＲＡＭコント
ローラ１３は、磁気ディスクコントローラ４１に対し、
ＲＡＭが動作中であることを示すＲＡＭ使用中信号を出
力する。
対して、読出し／書込み制御信号Ｒ／Ｗと、アドレスと
を与える。ＲＡＭコントローラ１３には、第１固定周波
数クロックｆs1が供給されるとともに、第２固定周波数
クロックｆs2が供給される。上述のように、第２固定周
波数クロックｆs2は、第１固定周波数クロックｆs1より
も周波数が低く設定されている。また、ＲＡＭコントロ
ーラ１３には、磁気ディスクコントローラ４１のサーボ
回路系からセクターインデックス信号が供給される。セ
クターインデックス信号は、セクターの開始点を示すパ
ルスである。また、ＲＡＭコントローラ１３には、磁気
ディスクコントローラ４１から、あるセクターに対する
データ読出指示信号が与えられる。また、ＲＡＭコント
ローラ１３は、磁気ディスクコントローラ４１に対し、
ＲＡＭが動作中であることを示すＲＡＭ使用中信号を出
力する。
【００２６】図２は、ＲＡＭコントローラ１３の一構成
例を示す。Ｄフリップフロップ２０のＤ入力端子には、
磁気ディスクコントローラ４１からデータ読出指示信号
が供給される。また、Ｄフリップフロップ２０のクロッ
ク入力端子には、磁気ディスクコントローラ４１からセ
クターインデックス信号が供給される。Ｄフリップフロ
ップ２０のＱ出力端子は、Ｄフリップフロップ２１のＤ
入力端子に接続されている。Ｄフリップフロップ２１の
クロック入力端子には、第１固定周波数クロックｆs1が
供給される。
例を示す。Ｄフリップフロップ２０のＤ入力端子には、
磁気ディスクコントローラ４１からデータ読出指示信号
が供給される。また、Ｄフリップフロップ２０のクロッ
ク入力端子には、磁気ディスクコントローラ４１からセ
クターインデックス信号が供給される。Ｄフリップフロ
ップ２０のＱ出力端子は、Ｄフリップフロップ２１のＤ
入力端子に接続されている。Ｄフリップフロップ２１の
クロック入力端子には、第１固定周波数クロックｆs1が
供給される。
【００２７】Ｄフリッフフロップ２１のＱ出力端子は、
ＪＫフリップフロップ２２のＪ入力端子に接続されてい
る。Ｄフリップフロップ２１の反転Ｑ出力端子は、Ｄフ
リップフロップ２０のクリア入力端子および第１カウン
タ２３のロード入力端子に接続されている。ＪＫフリッ
プフロップ２２のクロック入力端子には、第１固定周波
数クロックｆs1が供給される。ＪＫフリップフロップ２
２のクリア入力端子には、反転リセット信号が供給され
る。
ＪＫフリップフロップ２２のＪ入力端子に接続されてい
る。Ｄフリップフロップ２１の反転Ｑ出力端子は、Ｄフ
リップフロップ２０のクリア入力端子および第１カウン
タ２３のロード入力端子に接続されている。ＪＫフリッ
プフロップ２２のクロック入力端子には、第１固定周波
数クロックｆs1が供給される。ＪＫフリップフロップ２
２のクリア入力端子には、反転リセット信号が供給され
る。
【００２８】ＪＫフリップフロップ２２の反転Ｑ出力
は、ＲＡＭ１２に対する読出し／書込み制御信号Ｒ／Ｗ
であるとともに、アドレスセレクタ２６に対する選択制
御信号である。また、ＪＫフリップフロップ２２の反転
Ｑ出力は、第１カウンタ２３のＥＮＰ端子にも供給され
る。
は、ＲＡＭ１２に対する読出し／書込み制御信号Ｒ／Ｗ
であるとともに、アドレスセレクタ２６に対する選択制
御信号である。また、ＪＫフリップフロップ２２の反転
Ｑ出力は、第１カウンタ２３のＥＮＰ端子にも供給され
る。
【００２９】第１カウンタ２３のクロック入力端子に
は、第１固定周波数クロックｆs1が供給される。第１カ
ウンタ２３の出力Ｑ0乃至Ｑ12は、ＲＡＭ１２へのアド
レス（これは、後述のように書き込みアドレスとなる）
としてアドレスセレクタ２６に供給される。第１カウン
タ２３のリップルキャリー２３Ｃは、ＪＫフリップフロ
ップ２２のＫ入力端子および第２カウンタ２５のＬＯＡ
Ｄ端子に供給されるとともに、インバータ２８を介して
ＪＫフリップフロップ２４のＪ入力端子に供給される。
は、第１固定周波数クロックｆs1が供給される。第１カ
ウンタ２３の出力Ｑ0乃至Ｑ12は、ＲＡＭ１２へのアド
レス（これは、後述のように書き込みアドレスとなる）
としてアドレスセレクタ２６に供給される。第１カウン
タ２３のリップルキャリー２３Ｃは、ＪＫフリップフロ
ップ２２のＫ入力端子および第２カウンタ２５のＬＯＡ
Ｄ端子に供給されるとともに、インバータ２８を介して
ＪＫフリップフロップ２４のＪ入力端子に供給される。
【００３０】ＪＫフリップフロップ２４のクロック入力
端子には、第１固定周波数クロックｆs1が供給される。
ＪＫフリップフロップ２４のクリア入力端子には、反転
リセット信号が供給される。ＪＫフリップフロップ２４
の反転Ｑ出力は、第２カウンタ２５のＥＮＰ端子に供給
される。第２カウンタ２５のクロック入力端子には、第
１固定周波数クロックｆs1が供給される。第２カウンタ
２５のＥＮＴ端子には、第２固定周波数クロックｆs2供
給される。第２カウンタ２５の出力Ｑ0乃至Ｑ1 2は、Ｒ
ＡＭ１２へのアドレス（これは、後述のように読み出し
アドレスとなる）としてアドレスセレクタ２６に供給さ
れる。第１カウンタ２５のリップルキャリー２５Ｃは、
ＪＫフリップフロップ２４のＫ入力端子およびステータ
ス用Ｄフリップフロップ２７のクリア入力端子に供給さ
れる。
端子には、第１固定周波数クロックｆs1が供給される。
ＪＫフリップフロップ２４のクリア入力端子には、反転
リセット信号が供給される。ＪＫフリップフロップ２４
の反転Ｑ出力は、第２カウンタ２５のＥＮＰ端子に供給
される。第２カウンタ２５のクロック入力端子には、第
１固定周波数クロックｆs1が供給される。第２カウンタ
２５のＥＮＴ端子には、第２固定周波数クロックｆs2供
給される。第２カウンタ２５の出力Ｑ0乃至Ｑ1 2は、Ｒ
ＡＭ１２へのアドレス（これは、後述のように読み出し
アドレスとなる）としてアドレスセレクタ２６に供給さ
れる。第１カウンタ２５のリップルキャリー２５Ｃは、
ＪＫフリップフロップ２４のＫ入力端子およびステータ
ス用Ｄフリップフロップ２７のクリア入力端子に供給さ
れる。
【００３１】ステータス用フリップフロップ２７のＤ入
力端子には、磁気ディスクコントローラ４１からデータ
読出指示信号が供給される。ステータス用フリップフロ
ップ２７のクロック入力端子には、磁気ディスクコント
ローラ４１からセクターインデックス信号が供給され
る。ステータス用フリップフロップ２７のＱ出力端子か
らは、ＲＡＭ使用中信号が出力される。
力端子には、磁気ディスクコントローラ４１からデータ
読出指示信号が供給される。ステータス用フリップフロ
ップ２７のクロック入力端子には、磁気ディスクコント
ローラ４１からセクターインデックス信号が供給され
る。ステータス用フリップフロップ２７のＱ出力端子か
らは、ＲＡＭ使用中信号が出力される。
【００３２】図３は、図２に示されたＲＡＭコントロー
ラ１３の一動作例を示すタイミング図である。この動作
例は、磁気ディスクのあるセクターのデータを再生する
場合の例である。初期状態として、ＲＡＭ１２が空で何
も記録されていないものとする。また、ＲＡＭコントロ
ーラ１３のＪＫフリップフロップ２２および２４は、初
期クリアされているものとする。
ラ１３の一動作例を示すタイミング図である。この動作
例は、磁気ディスクのあるセクターのデータを再生する
場合の例である。初期状態として、ＲＡＭ１２が空で何
も記録されていないものとする。また、ＲＡＭコントロ
ーラ１３のＪＫフリップフロップ２２および２４は、初
期クリアされているものとする。
【００３３】まず、磁気ディスクコントローラ４１か
ら、あるセクターのデータを読み出すべきことを指示す
るデータ読出指示信号が、Ｄフリップフロップ２０のＤ
入力端子に供給される。Ｄフリップフロップ２０は、そ
のクロック入力端子に、セクターインデックス信号が供
給されると、セットされて、次の段のＤフリップフロッ
プ２１とともに、第１固定周波数クロックｆs1と同じク
ロック幅のパルスを発生する。
ら、あるセクターのデータを読み出すべきことを指示す
るデータ読出指示信号が、Ｄフリップフロップ２０のＤ
入力端子に供給される。Ｄフリップフロップ２０は、そ
のクロック入力端子に、セクターインデックス信号が供
給されると、セットされて、次の段のＤフリップフロッ
プ２１とともに、第１固定周波数クロックｆs1と同じク
ロック幅のパルスを発生する。
【００３４】これに応じて、ＪＫフリップフロップ２２
と第１の２進カウンタ２３とから構成されるディジタル
・ワンショット・モノマルチバイブレータがトリガーさ
れる。第１カウンタ２３は、まず数値０がロードされ、
その後、第１固定周波数クロックｆs1に従ってカウント
アップする。このカウントアップ動作は、第１カウンタ
２３の出力が８１９１に到達するまで続く。
と第１の２進カウンタ２３とから構成されるディジタル
・ワンショット・モノマルチバイブレータがトリガーさ
れる。第１カウンタ２３は、まず数値０がロードされ、
その後、第１固定周波数クロックｆs1に従ってカウント
アップする。このカウントアップ動作は、第１カウンタ
２３の出力が８１９１に到達するまで続く。
【００３５】ＪＫフリップフロップ２２の反転Ｑ出力
は、第１カウンタ２３のカウントアップ動作中は、Ｌｏ
ｗであり、カウント終了とともに、Ｈｉｇｈとなる。Ｊ
Ｋフリップフロップ２２の反転Ｑ出力は、読出し／書込
み制御信号Ｒ／Ｗであり、Ｌｏｗであるときは、ＲＡＭ
１２に対して書き込みを行うべきを指示し、Ｈｉｇｈで
あるときには、ＲＡＭ１２に対して、読み出しを行うべ
きことを指示する。
は、第１カウンタ２３のカウントアップ動作中は、Ｌｏ
ｗであり、カウント終了とともに、Ｈｉｇｈとなる。Ｊ
Ｋフリップフロップ２２の反転Ｑ出力は、読出し／書込
み制御信号Ｒ／Ｗであり、Ｌｏｗであるときは、ＲＡＭ
１２に対して書き込みを行うべきを指示し、Ｈｉｇｈで
あるときには、ＲＡＭ１２に対して、読み出しを行うべ
きことを指示する。
【００３６】ＪＫフリップフロップ２２の反転Ｑ出力
は、また、アドレスセレクタ２６に対する選択制御信号
として機能し、Ｌｏｗのときは、入力端子Ａに供給され
る第１カウンタ２３のカウント値を、ＲＡＭ１２への書
き込みアドレスとして出力すべきことを意味し、Ｈｉｇ
ｈのときは、入力端子Ｂに供給される第２カウンタ２５
のカウント値を、ＲＡＭ１２への読み出しアドレスとし
て出力すべきことを意味する。今は、ＪＫフリップフロ
ップ２２の反転Ｑ出力は、Ｌｏｗなので、第１カウンタ
２３のカウント値が、アドレスセレクタ２６から、１３
ビット幅の書き込みアドレスとして、ＲＡＭ１２に供給
される。ＲＡＭ１２は、Ａ／Ｄ変換器１１から出力され
るチャネル再生信号のサンプルを、セレクタ２６から供
給された書き込みアドレスによつて示される位置に、第
１固定周波数クロックｆs1の高速レートで、記憶する。
は、また、アドレスセレクタ２６に対する選択制御信号
として機能し、Ｌｏｗのときは、入力端子Ａに供給され
る第１カウンタ２３のカウント値を、ＲＡＭ１２への書
き込みアドレスとして出力すべきことを意味し、Ｈｉｇ
ｈのときは、入力端子Ｂに供給される第２カウンタ２５
のカウント値を、ＲＡＭ１２への読み出しアドレスとし
て出力すべきことを意味する。今は、ＪＫフリップフロ
ップ２２の反転Ｑ出力は、Ｌｏｗなので、第１カウンタ
２３のカウント値が、アドレスセレクタ２６から、１３
ビット幅の書き込みアドレスとして、ＲＡＭ１２に供給
される。ＲＡＭ１２は、Ａ／Ｄ変換器１１から出力され
るチャネル再生信号のサンプルを、セレクタ２６から供
給された書き込みアドレスによつて示される位置に、第
１固定周波数クロックｆs1の高速レートで、記憶する。
【００３７】ＲＡＭ１２が、予め定められている８１９
２サンプル（１セクター分の再生信号を記憶するのに十
分な量）を記憶し終わると、第１カウンタ２３は、アド
レス更新を停止し、リップルキャリー２３Ｃを出力す
る。これにより、ＪＫフリップフロップ２２の反転Ｑ出
力は、Ｈｉｇｈとなり、書き込みモードから読み出しモ
ードに移る。
２サンプル（１セクター分の再生信号を記憶するのに十
分な量）を記憶し終わると、第１カウンタ２３は、アド
レス更新を停止し、リップルキャリー２３Ｃを出力す
る。これにより、ＪＫフリップフロップ２２の反転Ｑ出
力は、Ｈｉｇｈとなり、書き込みモードから読み出しモ
ードに移る。
【００３８】磁気ディスクコントローラ４１から指定さ
れた読み出し対象セクターが過ぎた後、データ復調器４
５は、ＲＡＭ１２から信号サンプルを読み出しながら、
復調処理を行う。このとき読出し／書込み制御信号Ｒ／
Ｗは、Ｈｉｇｈであり、読み出しモードを示す。このモ
ードにおいては、第２カウンタ２５が、低速度の第２固
定クロックｆs2に従ってアドレスを発生する。これによ
り、ＲＡＭ１２から読み出されたデータは、等化器１４
に供給される。その後、ビット同期の確立や、データ検
出が行われる。これらの復調処理は、全て低速度の固定
クロックｆs2に従って行われる。
れた読み出し対象セクターが過ぎた後、データ復調器４
５は、ＲＡＭ１２から信号サンプルを読み出しながら、
復調処理を行う。このとき読出し／書込み制御信号Ｒ／
Ｗは、Ｈｉｇｈであり、読み出しモードを示す。このモ
ードにおいては、第２カウンタ２５が、低速度の第２固
定クロックｆs2に従ってアドレスを発生する。これによ
り、ＲＡＭ１２から読み出されたデータは、等化器１４
に供給される。その後、ビット同期の確立や、データ検
出が行われる。これらの復調処理は、全て低速度の固定
クロックｆs2に従って行われる。
【００３９】前述のＲＡＭ１２への書き込みが終了する
と、第１カウンタ２３からリップルキャリー２３Ｃが出
力され、これがトリガーとなって、ＪＫフリップフロッ
プ２４と第２カウンタ２５とにより構成されるディジタ
ル・ワンショット・モノマルチバイブレータが、動作を
開始する。ここで、第２カウンタ２５は、低速の第２固
定クロックｆs2によって、イネーブルされており、クロ
ックｆs2の周波数でカウントアップする。カウントアッ
プは、０から始まり８１９１まで続行する。この間、第
２カウンタ２５の出力は、セレクタ２６を介してＲＡＭ
１２へ読み出しアドレスとして供給される。
と、第１カウンタ２３からリップルキャリー２３Ｃが出
力され、これがトリガーとなって、ＪＫフリップフロッ
プ２４と第２カウンタ２５とにより構成されるディジタ
ル・ワンショット・モノマルチバイブレータが、動作を
開始する。ここで、第２カウンタ２５は、低速の第２固
定クロックｆs2によって、イネーブルされており、クロ
ックｆs2の周波数でカウントアップする。カウントアッ
プは、０から始まり８１９１まで続行する。この間、第
２カウンタ２５の出力は、セレクタ２６を介してＲＡＭ
１２へ読み出しアドレスとして供給される。
【００４０】第２カウンタ２５は、その値が８１９１に
到達すると、カウント動作を停止する。このとき、第２
カウンタ２５のリップルキャリー２５Ｃがステータス用
フリップフロップ２７をリセットし、磁気ディスクコン
トローラ４１に対して出力されていたＲＡＭ使用中信号
の発生が停止される。
到達すると、カウント動作を停止する。このとき、第２
カウンタ２５のリップルキャリー２５Ｃがステータス用
フリップフロップ２７をリセットし、磁気ディスクコン
トローラ４１に対して出力されていたＲＡＭ使用中信号
の発生が停止される。
【００４１】なお、ＲＡＭコントローラ１３は、図２に
示された構成の外、種々の構成をとることができる。要
するに、ＲＡＭ１２から書き込み速度より低い速度でデ
ィジタル信号を読み出せる構成ならば、どのような構成
でも良い。
示された構成の外、種々の構成をとることができる。要
するに、ＲＡＭ１２から書き込み速度より低い速度でデ
ィジタル信号を読み出せる構成ならば、どのような構成
でも良い。
【００４２】また、上記実施例においては、データ検出
器としてビタビ復号器を使用したが、単純な閾値レベル
との比較データ検出器も使用できる。
器としてビタビ復号器を使用したが、単純な閾値レベル
との比較データ検出器も使用できる。
【００４３】また、上記実施例は、磁気ディスク装置の
データ復調器に関するものであるが、本発明はこれに限
定されず、種々のディジタル記録再生装置に適用でき
る。
データ復調器に関するものであるが、本発明はこれに限
定されず、種々のディジタル記録再生装置に適用でき
る。
【００４４】
【発明の効果】請求項１のディジタル信号処理回路によ
れば、再生チャネルからのディジタル信号を一旦メモリ
へ書き込み、書き込み速度よりも低い速度でメモリから
ディジタル信号を読み出して、所要の信号処理を行うよ
うにしたので、所要の信号処理速度を、再生チャネルの
伝送速度より低くできる。よって、例えば復調等の所要
の信号処理に要する時間が大きくなっても、再生チャネ
ルの伝送速度を高くできる。また、復調等の信号処理に
使用する回路素子の速度を下がることができるから、安
価な素子により、復調器等の所要の回路を構成できる。
れば、再生チャネルからのディジタル信号を一旦メモリ
へ書き込み、書き込み速度よりも低い速度でメモリから
ディジタル信号を読み出して、所要の信号処理を行うよ
うにしたので、所要の信号処理速度を、再生チャネルの
伝送速度より低くできる。よって、例えば復調等の所要
の信号処理に要する時間が大きくなっても、再生チャネ
ルの伝送速度を高くできる。また、復調等の信号処理に
使用する回路素子の速度を下がることができるから、安
価な素子により、復調器等の所要の回路を構成できる。
【００４５】請求項２のディジタル信号処理回路によれ
ば、ディスクからの再生チャネルからのディジタル信号
を一旦メモリへ書き込み、書き込み速度よりも低い速度
でメモリからディジタル信号を読み出して、所要の信号
処理を行うようにしたので、ディスクの記録密度増大に
合わせて、再生チャネルの伝送速度を高くできる。
ば、ディスクからの再生チャネルからのディジタル信号
を一旦メモリへ書き込み、書き込み速度よりも低い速度
でメモリからディジタル信号を読み出して、所要の信号
処理を行うようにしたので、ディスクの記録密度増大に
合わせて、再生チャネルの伝送速度を高くできる。
【図１】磁気ディスク装置のデータ復調器に適用された
本発明のディジタル信号処理回路の一実施例の構成を示
すブロック図である。
本発明のディジタル信号処理回路の一実施例の構成を示
すブロック図である。
【図２】図１のＲＡＭコントローラ１３の一構成例を示
すブロック図である。
すブロック図である。
【図３】図２に示されたＲＡＭコントローラ１３の一動
作例を示すタイミング図である。
作例を示すタイミング図である。
【図４】磁気ハードディスク記録再生装置の一構成例を
示すブロック図である。
示すブロック図である。
【図５】従来の磁気ディスク装置のデータ復調器の一例
を示すブロック図である。
を示すブロック図である。
【図６】図５に示されたビット同期用ディジタルＰＬＬ
回路１６の一構成例を示すブロック図である。
回路１６の一構成例を示すブロック図である。
１２ ＲＡＭ １３ ＲＡＭコントローラ １４ 等化器 １５ ０゜位相サンプル値補間器 １８ ビタビ復号器 ２０，２１，２７ Ｄフリップフロップ ２２，２４ ＪＫフリップフロップ ２３，２５ ２進カウンタ ２６ アドレスセレクタ ２８ インバータ ４５ データ復調器
Claims (2)
- 【請求項１】 再生チャネルからのディジタル信号を記
憶するためのメモリと、 前記ディジタル信号を第１の速度で前記メモリに書き込
み、前記第１の速度より低い第２の速度で前記メモリか
ら前記ディジタル信号を読み出すメモリコントローラ
と、 前記メモリから読み出された前記ディジタル信号に対し
て、所要の信号処理を行う回路とを備えることを特徴と
するディジタル信号処理回路。 - 【請求項２】 前記再生チャネルが、ディスクからの再
生チャネルであることを特徴とする請求項１記載のディ
ジタル信号処理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059711A JPH05225693A (ja) | 1992-02-14 | 1992-02-14 | ディジタル信号処理回路 |
| US08/963,122 US6215833B1 (en) | 1992-02-14 | 1997-10-28 | Digital signal processing circuit |
| US09/606,572 US6501812B1 (en) | 1992-02-14 | 2000-06-29 | Method for reading and demodulating data at different rates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059711A JPH05225693A (ja) | 1992-02-14 | 1992-02-14 | ディジタル信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05225693A true JPH05225693A (ja) | 1993-09-03 |
Family
ID=13121068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4059711A Pending JPH05225693A (ja) | 1992-02-14 | 1992-02-14 | ディジタル信号処理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6215833B1 (ja) |
| JP (1) | JPH05225693A (ja) |
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|---|---|---|---|---|
| JPH05225693A (ja) * | 1992-02-14 | 1993-09-03 | Sony Corp | ディジタル信号処理回路 |
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| US8031526B1 (en) | 2007-08-23 | 2011-10-04 | Marvell International Ltd. | Write pre-compensation for nonvolatile memory |
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| US4463380A (en) * | 1981-09-25 | 1984-07-31 | Vought Corporation | Image processing system |
| CA1256203A (en) * | 1983-03-25 | 1989-06-20 | Takeshi Ninomiya | Recording apparatus for recording a video signal obtained from a high speed scanning video camera |
| JPH0789279B2 (ja) * | 1985-10-21 | 1995-09-27 | ヤマハ株式会社 | 楽音信号発生装置 |
| US5146477A (en) * | 1987-03-17 | 1992-09-08 | Antonio Cantoni | Jitter control in digital communication links |
| JP3004018B2 (ja) * | 1987-12-15 | 2000-01-31 | 株式会社東芝 | 信号記録装置 |
| US5291468A (en) * | 1991-09-16 | 1994-03-01 | International Business Machines Corporation | Method and apparatus for synchronizing the readout of a sequential media device with a separate clocked device |
| JPH05225693A (ja) * | 1992-02-14 | 1993-09-03 | Sony Corp | ディジタル信号処理回路 |
| JP3230319B2 (ja) * | 1992-07-09 | 2001-11-19 | ソニー株式会社 | 音響再生装置 |
| US5424881A (en) * | 1993-02-01 | 1995-06-13 | Cirrus Logic, Inc. | Synchronous read channel |
| US5812336A (en) * | 1995-12-05 | 1998-09-22 | Cirrus Logic, Inc. | Fixed sample rate sampled amplitude read channel for zoned magnetic recording |
-
1992
- 1992-02-14 JP JP4059711A patent/JPH05225693A/ja active Pending
-
1997
- 1997-10-28 US US08/963,122 patent/US6215833B1/en not_active Expired - Fee Related
-
2000
- 2000-06-29 US US09/606,572 patent/US6501812B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519715B1 (en) | 1998-05-22 | 2003-02-11 | Hitachi, Ltd. | Signal processing apparatus and a data recording and reproducing apparatus including local memory processor |
| US7028214B2 (en) | 1998-05-22 | 2006-04-11 | Hitachi, Ltd. | Signal processing apparatus and a data recording and reproducing apparatus including local memory processor |
| US7334165B2 (en) | 1998-05-22 | 2008-02-19 | Hitachi Global Storage Technologies Japan, Ltd. | Signal processing apparatus and a data recording and reproducing apparatus including local memory processor |
| US8117518B2 (en) | 1998-05-22 | 2012-02-14 | Hitachi Global Storage Technologies Japan, Ltd. | Signal processing apparatus and a data recording and reproducing apparatus including local memory processor |
Also Published As
| Publication number | Publication date |
|---|---|
| US6501812B1 (en) | 2002-12-31 |
| US6215833B1 (en) | 2001-04-10 |
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