JPH07111042A

JPH07111042A - データ弁別回路

Info

Publication number: JPH07111042A
Application number: JP5253336A
Authority: JP
Inventors: Yoshiteru Ishida; 嘉輝石田; Kazunori Iwabuchi; 一則岩渕; Hideyuki Yamakawa; 秀之山川; Hiromi Matsushige; 博実松重
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-10-08
Filing date: 1993-10-08
Publication date: 1995-04-25
Also published as: TW260786B; US5625632A; KR0156485B1; CN1116349A; KR950012429A

Abstract

(57)【要約】【目的】データパターンによる隣接ビット間の符号間
干渉量の違いにより起こる信号波形の振幅低下の度合
を、そのビット自体に補正を行うことができるデータ弁
別回路を提供する。【構成】疎密判定手段９は、等化回路７の出力データ
を仮判定し、シンボル”０”あるいは”１”のランレン
グスを求める。補正値出力手段１１内の記憶手段は、ラ
ンレングスが取り得る全ての値に対応した補正値を格納
している。補正値出力手段１１は、疎密判定手段９から
の結果に対応した補正値を記憶手段より出力する。遅延
手段１０は、等化回路７の出力を補正値出力までにかか
る時間と同じ時間遅延させる。演算手段１２は、遅延手
段１０の出力と補正値を加算して、補正を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高密度記録を行うディ
ジタルデータ記録再生装置に係り、特にデータパターン
の疎密（信号レベルの変化の頻度）により異なる隣接ビ
ット間の符号間干渉量の影響を受けている信号を補正す
るデータ弁別回路に関する。

【０００２】

【従来の技術】高密度記録を行うディジタルデータ記録
再生装置、例えば、円板状の記録媒体を用いる磁気記録
装置（磁気ディスク装置）では、隣接ビット間でいわゆ
る符号間干渉が生じ、信号波形の非線形歪や振幅の低下
が起こる。この符号間干渉は高密度記録になるほど大き
くなる。従来、このような符号間干渉による信号波形の
非線形歪（信号波形が左右対称にならないこと等）、及
び振幅の低下を補うための技術として、適応型等化器や
判定帰還型等化器等の波形等化技術がある。適応型等
化器の例として、特開平４−２０７７０８号公報に開示
された技術がある。これは、トランスバーサルフィルタ
の出力信号の符号が、直前あるいは直後の符号のいずれ
かと異なる場合に、出力信号中から判定誤差を取り出
し、等化器のタップ係数の更新を行う構成となってい
る。また判定帰還型等化器の例として、特開平３−２８
４０１４号公報に開示された技術がある。これは、判定
器の入出力間の誤差信号と、前方及び後方等化器の各タ
ップ上の信号とから、ＬＭＳ(least mean square)アル
ゴリズムにより各タップ係数を求めて修正する構成とな
っている。

【０００３】

【発明が解決しようとする技術】かかる従来の方法で
は、以下のような課題がある。現状の記録密度（５０ｋ
ｆｃｉ程度、ｆｃｉ：１インチ当りの磁化反転間隔）で
は、データパターンに疎密があっても符号間干渉量の違
いを意識する必要があるほど、疎の部分と密の部分で符
号間干渉量の違いは、大きくなかった。しかし今後更に
高密度になると、データパターンが密の部分は符号間干
渉が大変大きくなり、疎の部分は小さいままとなる。従
ってデータパターンに依存して、隣接ビット間の符号間
干渉量が大きく変化し、信号波形の非線形歪や振幅低下
の度合が大きく異なることになる。これに対し、従来の
方法である特開平４−２０７７０８号公報等に開示され
た適応型波形等化器や、特開平３−２８４０１４号公報
等に開示された判定帰還型波形等化器では、判定結果と
等化器出力の誤差を最小にするように、タップ係数すな
わち等化特性を制御している。従って判定に使用したデ
ータすなわち、判定結果や等化器出力にはフィードバッ
クが行われず、ある時間経過した違うデータからフィー
ドバックがかかることになる。これではデータパターン
により異なる信号波形の非線形歪や振幅低下のビット毎
の変化を補正することはできない。本発明はこのような
従来の問題点に鑑みてなされたものであり、隣接ビット
間の符号間干渉量のデータパターンによる違いに応じ
て、かつ、そのビット自体に対して、符号間干渉量の補
正を行うことができるデータ弁別回路を提供するもので
ある。

【０００４】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、予め定められた複数のデジタルデータの
いずれかに弁別されるべき入力信号を受付けて、上記入
力信号を補正し、補正された信号からデジタルデータを
弁別するデータ弁別回路において、上記入力信号のパタ
ーンに基づいて入力信号の各部に対して補正値を決定す
る決定手段と、上記入力信号を遅延させる遅延手段と、
上記遅延した信号を上記補正値にしたがって、対応する
入力信号部分ごとに補正する補正手段と、補正された上
記信号を、上記予め定められた複数のデジタルデータの
いずれかに弁別する弁別手段とを有することとしたもの
である。

【０００５】

【作用】上記のように構成されているため、上記決定手
段は、入力信号のパターンに応じて補正値を決定し、補
正値を出力するものである。これにより、パターンに対
応した補正値を得ることが可能になる。また、遅延手段
は、決定手段で補正値を出力するまでにかかった時間と
同等の時間を遅延させるものである。更に、遅延手段の
出力を、決定手段の出力に従って補正する補正手段によ
り、補正値を求めるために使用したビット自体に補正を
かけることができ、目的を達成できる。

【０００６】なお、弁別手段は、補正後の信号を、予め
定められた複数のデジタルデータのいずれかに弁別す
る。ここで、予め定められた複数のデジタルデータのい
ずれかに弁別するとは、デジタルデータが２値（例え
ば、０，１）を取る場合は、入力信号が０であるか１で
あるかを弁別することをいう。

【０００７】

【実施例】以下、本発明の第１の実施例を図１を用いて
説明する。図１はディジタルデータ再生回路系の一実施
例を示すブロック図であり、１は記録媒体、２は磁気ヘ
ッド、３はプリアンプ、４は低域通過フィルタ（ＬＰ
Ｆ）、５はアナログ／ディジタルコンバータ（Ａ／
Ｄ）、６はビタビ弁別回路１３の前処理を行う（１＋
Ｄ）回路、７は等化回路、８は可変周波数発振器（ＶＦ
Ｏ）、９は疎密判定手段、１０は遅延手段、１１は補正
値出力手段、１２は演算手段、１３はビタビ弁別回路、
１４は従来の再生回路である。本実施例は、ビタビ弁別
回路を使用した磁気ディスク装置の再生回路に本発明を
適用したものであり、以下のような考えに基づき構成さ
れている。この磁気ディスク装置において、磁気ヘッド
２から出力されたアナログデータは、磁気ヘッド２の後
段に設けられたアナログ／ディジタルコンバータ５にお
いて所要のサンプリングクロック間隔でサンプリングさ
れ、弁別される前のディジタルデータとなる。アナログ
データに含まれる振幅の低下や非線形歪の影響は、この
ディジタルデータにおいては離散化されたサンプリング
点における値の中に含まれている。すなわちこのディジ
タルデータの振幅値を補正する手段を設ければ、非線形
歪を取り除くことが可能となる。そのため、まず、疎密
判定手段９を設けて、アナログ／ディジタルコンバータ
５の後段にある、従来技術に係る波形整形回路である等
化回路７の出力データを仮判定し、シンボル”０”（あ
るいは”１”）の連続数（ランレングス）を求める。次
に、補正値出力手段１１内に、ランレングスが取り得る
全ての値に対応した補正値を格納する記憶手段５１（図
５参照）を設け、補正値出力手段１１は、疎密判定手段
９からのランレングス結果を用いて、この結果に対応し
た補正値を記憶手段５１から読み出し出力する。また、
疎密判定手段９と補正値出力手段１１での処理に要する
時間と同等の時間を遅延させる遅延手段１０を設けた。
すなわち、遅延手段１０は補正値を出力するまでにかか
った時間を遅延するものであり、等化回路７の出力デー
タと補正値のタイミングを取るものである。更に、遅延
手段１０の出力と補正値出力手段１１の出力を加算する
演算手段１２を設けた。すなわち、演算手段１２は遅延
後のデータと補正値を加算するものである。これらの手
段により、補正値を求めるために使用したビット自体に
補正をかけることが可能になり、目的を達成できる。以
下、図１を用いてさらに詳細に説明する。本実施例で
は、磁気ディスクには、データがＮＲＺＩ(Non Return
To Zero Inverted)方式で記録されている。図１におい
て、磁気ヘッド２より再生した信号はプリアンプ３で増
幅され、ＬＰＦ４で高帯域の雑音を除去する処理を行
い、Ａ／Ｄ５へ入力される。Ａ／Ｄ５ではＶＦＯ８によ
り作成されたＶＦＯクロックでサンプリングされる。サ
ンプリングデータは１＋Ｄ６において現在のサンプリン
グデータと１クロック前のサンプリングデータを加算す
る（１＋Ｄ）処理され、等化回路７で波形等化される。
等化回路７の出力データはＶＦＯ８、疎密判定手段９、
遅延手段１０に各々入力される。ＶＦＯ８ではこの等化
後のデータからＶＦＯクロックを作成する。疎密判定手
段９では等化後データを”１”、”０”の２値に（ある
いは”１”、”０”、”−１”の３値に）仮判定し、シ
ンボル（（仮）判定結果をシンボルと呼ぶ）”０”の連
続する数（ランレングス）をカウントした値が出力され
る。補正値出力手段１１には等化後のデータが取り得る
シンボル”０”の全てのランレングスに対応した補正値
が格納されており、疎密判定手段９の”０”のランレン
グスの結果に対応した補正値が出力される。このデータ
の疎密の判定と補正値出力に要する時間と等しい時間だ
け、遅延手段１０により遅延された等化後データは、演
算手段１２により補正値出力手段１１の出力である補正
値と加算される。ビタビ弁別回路１３では補正されたデ
ータを用いてデータの弁別が行われ、出力される。なお
各々の回路ではＶＦＯ８の出力であるＶＦＯクロックに
より同期を取っている。この図１の実施例によれば、”
０”のランレングスに対応した補正値を、補正値を求め
るために使用したビットデータ自体に加えることがで
き、この補正後のデータを使用した弁別が行える。これ
により高密度記録時のデータパターンの疎密による、隣
接ビット間の符号間干渉量の違いを吸収することができ
る。また補正値を加えることで振幅データが大きくな
り、信号対雑音比（Ｓ／Ｎ）を向上できる。これにより
ビタビ弁別回路での弁別エラーを低減できる。ここで各
ブロックの機能、構成について、図２以降を用いて更に
詳細に説明する。なお以後、ＶＦＯクロックの信号線は
省略する。図２は疎密判定手段９（図１）の一具体例を
示すブロック図であり、２０は振幅検出回路、２１はカ
ウンタ回路である。図１の等化回路７の出力である等化
後のデータは、図２においてまず振幅検出回路２０で”
１”、”０”に（あるいは”１”、”０”、”−１”
に）仮判定される。この振幅検出回路２０でのデータの
仮判定方法の一具体例を図３を用いて説明する。図３で
は閾値電圧をａ、−ａとし、振幅データをｘ（ｎＴ）
（ｎ：整数、Ｔ：サンプリング間隔）とし、時間軸Ｔか
ら５Ｔの間に、ｘ（Ｔ）からｘ（５Ｔ）の黒丸で示した
振幅を持つ信号データが入力された場合を考える。ここ
で振幅データｘ（ｎＴ）と閾値電圧を比較し、ｘ（ｎ
Ｔ）＞ａまたはｘ（ｎＴ）＜−ａならばシンボル”
１”、−ａ≦ｘ（ｎＴ）≦ａならばシンボル”０”と仮
判定を行うと、この時の仮判定結果は”１０００１”で
ある。あるいはｘ（ｎＴ）＞ａならば”１”、−ａ≦ｘ
（ｎＴ）≦ａならば”０”、ｘ（ｎＴ）＜−ａならば”
−１”と仮判定を行うと、仮判定結果は”１０００−
１”である。図２のカウンタ回路２１ではこの仮判定結
果を受け取り、”０”のランレングスをカウントする。
例えばカウント中のカウンタ回路２１の出力はランレン
グスの範囲外の数値を出力し、ランレングスが確定して
から次のクロックが入力するまでの間、求まったランレ
ングス（図３の場合では”３”）を出力する。ランレン
グスとして取りうる値が例えば０から４までの場合は、
ランレングスの範囲外の数値としては、例えば、５であ
る。その後カウンタ回路２１は”１”又は”−１”の入
力によりリセットされる。図４は図２のブロック図の一
実施例を示すブロック図であり、４０はデータ入力端
子、４１は閾値入力端子、４２は補数回路、４３は比較
器、４４はＮＯＲ、４５はカウンタ、４６はホールド回
路、４７はスイッチ回路である。補数回路４２は閾値ａ
の補数−ａを出力する。比較器４３Ａはｘ＞ａ（ｘ：デ
ータ振幅値）のときはＨｉｇｈ、それ以外のときはＬｏ
ｗレベルの電圧を出力する。同様に比較器４３Ｂはｘ＜
−ａのときはＨｉｇｈ、それ以外のときはＬｏｗレベル
の電圧を出力する。ＮＯＲ４４では比較器４３の出力を
論理演算する。以上により振幅検出回路２０の出力は、
入力データｘが−ａ≦ｘ≦ａのときはＨｉｇｈ、ｘ＞ａ
またはｘ＜−ａのときはＬｏｗとなる。カウンタ４５で
は入力がＨｉｇｈならばカウントアップし、結果を出力
する。また入力がＬｏｗならばリセットされる。ホール
ド回路４６はカウンタ４５の出力を保持し、クロックの
入力により保持した値を出力する。スイッチ回路４７で
は振幅検出回路２０の出力が、Ｈｉｇｈならば、”０”
のランレングスの範囲外の値”ｃ”を、Ｌｏｗならばホ
ールド回路４６の出力を出力する。以上のようにデータ
の仮判定を行い、シンボル”０”のランレングスを出力
する。次に図５を用いて、図１に示した補正値出力手段
１１について詳述する。図５は例えば等化後のデータが
取り得る”０”のランレングスが０から４である場合の
補正値出力手段１１の一具体例を示すブロック図であ
り、５０はデコード回路、５１は記憶手段である。図５
において記憶手段５１には”０”のランレングス毎に、
各々の補正値ｂ０、ｂ１、・・・ｂ４がアドレス番号０
から４に格納されている。またランレングスの範囲外の
場合の補正値０もアドレス番号５に格納されている。補
正値ｂ０、ｂ１、・・・ｂ４は、シンボル”１”と”−
１”を補正する値であり、”０”に対する補正は、本実
施例では、行わない。一般にシンボルの極性が反転する
場合、”０”のランレングスが大きい方が隣接ビットの
符号間干渉が小さく、等化後データの振幅は大きくな
り、ビタビ弁別回路１３で弁別し易くなる。従って補正
値ｂ０、ｂ１、・・・ｂ４には、ｂ０＞ｂ１＞ｂ２＞ｂ
３＞ｂ４の大小関係がある。ただし等化後データには
（１＋Ｄ）処理により同一シンボルが２回連続すること
があり、この場合のランレングスも０となるが、振幅デ
ータが大きくなりビタビ弁別回路１３の弁別性能が向上
するため、補正値を加えることに問題は生じない。ここ
で”０”のランレングスに対応した、補正値ｂ０、ｂ
１、・・・ｂ４の求め方を説明する。例えば、”０”の
ランレングスを０〜４であるとする。この時、”１”の
前方の”０”のランレングスを見て、補正値を決定す
る。そこで、製品出荷前に”０”のランレングスとして
とりうるすべての長さに関する複数のテストデータを実
際にとる。測定は、等化回路の出力波形について行われ
る。”１”、”−１”の等化回路の出力波形の電圧値が
±１（Ｖ）であるように設計されているとすると、測定
した出力波形の”１”、”−１”の電圧値と±１との差
が誤差である。この誤差に比例した量として補正値をそ
れぞれのランレングスについて求めることにより補正値
を決定できる。図１３にこの例を示す。ｅ０〜ｅ４が測
定された誤差であり、これより、補正値ｂ０、ｂ１、・
・・ｂ４を、ｂ０＝Ｋ０×ｅ０、ｂ１＝Ｋ１×ｅ１、・
・・ｂ４＝Ｋ４×ｅ４として求める。ただし、Ｋ０＝Ｋ
１＝Ｋ２＝Ｋ３＝Ｋ４であるか、Ｋ０≠Ｋ１≠Ｋ２≠Ｋ
３≠Ｋ４であるかは、統計的に調べる必要がある。な
お、求めた補正値を、他の装置でも使用する、一台一
台、補正値を求める、円盤の内外周（シリンダ）ごと、
ヘッドごとに変える、等が考えられるが、これは、信頼
性をどこまで要求するか、メモリの大きさ等によって選
択する。デコード回路５０には疎密判定手段９の出力で
あるランレングスのデータが入力される。デコード回路
５０ではこのランレングスに対応するアドレスが選択さ
れる。例えば疎密判定手段９の出力が”３”であった場
合、記憶手段５１のｂ３に対応したアドレス番号３が、
ランレングスの範囲外の値であった場合は０に対応した
アドレス番号５の信号が発生する。このアドレス信号を
受けて、記憶手段５１から補正値ｂ３や０が出力され
る。以上のように疎密判定手段９と補正値出力手段１１
を組み合わせることで、データパターンの疎密をシンボ
ル”０”のランレングスで表し、このランレングスに応
じてシンボル”１”、”−１”のデータに対する補正値
を与えることができる。この補正値を利用すれば、デー
タパターンの疎密により生じる隣接ビット間の符号間干
渉量の違いが吸収できるようになる。次に図６を用い
て、図１に示した演算手段１２について詳述する。図６
は演算手段１２の一具体例を示すブロック図であり、６
０は遅延データ入力端子、６１は補正値入力端子、６２
は正負判定回路、６３は補数回路、６４はスイッチ回
路、６５は加算器である。図６において入力端子６０に
は、図１に示した遅延手段１０の出力である遅延された
等化後データが入力される。正負判定回路６２では、こ
の遅延データの正負が判定される。また入力端子６１に
は、図１に示した補正値出力手段１１の出力である補正
値が入力される。補数回路６３はこの補正値の補数を取
り出力する。スイッチ回路６４には補正値と補正値の補
数が入力され、正負判定回路６２の出力結果により、正
ならば補正値が、負ならば補正値の補数が選択され、出
力される。加算器６５では遅延データと、スイッチ回路
６４の出力が加算され、その加算値が出力される。図７
は振幅データの補正に係わるデータのタイミングチャー
トの一具体例であり、７０はＶＦＯクロック、７１は等
化回路７（図１）の出力、７２は疎密判定手段９（図
１）中の振幅検出回路２０（図２）の出力、７３は疎密
判定手段９（図１）中のカウンタ回路２１（図２）の出
力、７４は補正値出力手段１１（図１）の出力、７５は
遅延手段１０（図１）の出力、７６は演算手段１２（図
１）の出力である。図７において７０はＶＦＯクロック
であり、基準のクロックである。７１は等化回路７の出
力である等化後データであり、等化誤差が含まれ、目標
の振幅値ではない。ａ、−ａは閾値電圧である。７２は
疎密判定手段９中の振幅検出回路２０の出力であり、７
１の等化後データを仮判定したものであり、”１”、”
０”の２値を取る。７３は疎密判定手段９中のカウンタ
回路２１の出力であり、”０”のランレングスである。
出力値がｃの時間は、カウンタ回路２１が”０”をカウ
ントしている時間である。７４は補正値出力手段１１の
出力であり、７３のランレングスのデータに対応した補
正値である。７５は遅延手段１０の出力であり、７１の
等化後データに対して、データパターンに対応した補正
値が出力されるまでの時間分が遅延されている。７６は
７４の補正値と７５の遅延した等化後データを演算手段
１２に入力した場合の出力（黒丸で示す）であり、デー
タパターンの疎密に対応した補正値が、疎密を求めたビ
ットデータ自体に加算されている。以上のようにし
て、”０”のランレングスに対応してシンボル”１”及
び”−１”のデータに対する補正が行われる。ここで等
化回路７（図１）での等化誤差が大きい場合は、疎密判
定手段９（図１）で求めた”０”のランレングスが誤る
可能性がある。この場合の誤り方は”１”、”−１”デ
ータの振幅値が小さくなり、”０”と判定されてしまう
ことである。”１”、”−１”が”０”と誤判定された
場合は、本実施例ではシンボル”０”のデータに対する
補正は行わないので、補正による悪影響は生じない。以
上のように、データパターンの疎密を仮判定し、このデ
ータパターンの疎密により生じる隣接ビット間の符号間
干渉量の違いを吸収する補正値を、そのビット自体にフ
ィードバックしてやることで、データのＳ／Ｎを向上で
きる。これによりビタビ弁別回路でのビットエラーレー
トを小さくすることができる。以上の実施例では、疎密
判定手段９においてデータを仮判定してシンボル”０”
のランレングスを求め、このランレングスに対応した補
正値を補正値出力手段１１より出力し、補正を行ってい
た。しかしこの方法はシンボル”１”及び”−１”のラ
ンレングスを求めても同様に実現できる。この場合、図
４に示したＮＯＲ４４をＯＲに変え、図５に示した記憶
手段５１のアドレスを逆順（上から（格納データｂ０か
ら）４、３、２、１、０、５）に変えれば良い。以上に
よりシンボル”１”、”−１”のランレングスに対応し
た補正値を得ることが可能になり、遅延手段１０におい
て対応する”１”または”−１”のビットに加算される
ように遅延時間を調整することにより、補正を行うこと
ができる。また以上の実施例では、ビタビ弁別回路を用
いてデータ弁別を行っているが、振幅レベルと閾値レベ
ルの大小関係よりビット判定を行うレベルスライス等の
データ弁別回路を用いても同様の効果が得られる。更に
以上の実施例では、パターンの疎密によりビタビ弁別回
路の入力信号を補正しているが、ビタビ弁別回路あるい
はレベルスライス等の弁別回路内の判定レベルを、パタ
ーンの疎密により変える方法も考えられる。以上の第１
の実施例では、シンボル”１”または”−１”に対して
対象ビットの時間軸の前方（時間的に過去のビットデー
タ）の”０”あるいは”１”のランレングスを用いて補
正値を求め、対象ビットデータの補正を行っていた。以
下にシンボル”１”または”−１”に対する対象ビット
の時間軸の前後（時間的に過去と未来のビットデータ）
の”０”のランレングスを用いて補正を行う第２の実施
例を図８を用いて示す。図８は疎密判定手段と補正値出
力手段の別の一実施例を示すブロック図であり、８０は
データ入力端子、８１は閾値入力端子、８２はシフトレ
ジスタ、８３はデコード回路、８４は記憶手段であり、
４２、４３、４４は図４で示したものと同じであるので
説明を省略する。図８は”０”のランレングスの取り得
る範囲が０、１、２の場合を示している。データ入力端
子８０には等化回路７（図１）の出力ｘが入力され、閾
値入力端子８１には閾値ａが入力される。振幅検出回路
２０（図２）では”０”（−ａ≦ｘ≦ａ）のときはＨｉ
ｇｈ、”１”または”−１”（ｘ＞ａまたはｘ＜−ａ）
のときはＬｏｗレベルが出力され、シフトレジスタ８２
に入力され格納される。シフトレジスタ８２は、過去の
２ビットと現在の１ビットと未来の２ビットの計５ビッ
トを格納できるようになっており、これは”０”のラン
レングスが最大２ビットまでであるためであり、ランレ
ングスの最大値が変わればシフトレジスタの段数もそれ
に伴い変化する。デコード回路８３はシフトレジスタに
格納された判定結果を受け取り、この判定結果よりアド
レスを求め記憶手段８４にアドレス番号を出力する。記
憶手段８４にはアドレス０から４に対応した補正値ｂ０
からｂ４（ｂ０＞ｂ１＞ｂ２＞ｂ３＞ｂ４）と、アドレ
ス５に対応した補正値０が格納されており、デコード回
路８３からのアドレス番号に格納された補正値を出力す
る。遅延手段１０（図１）では等化回路７の出力ｘと、
シフトレジスタ８２の中央のレジスタ０に格納されたデ
ータが等しくなるように遅延させ、演算手段１２で遅延
データと補正値が加算され、補正が行われる。図９は図
８に示したデコード回路８３でのアドレス番号の求め方
を示す図であり、シフトレジスタ８４の全ての格納デー
タの組合せに対応したアドレス番号を記している。現在
のビット（０）がＬｏｗの場合は、過去のビット（−
１、−２）において−１、−２ともにＨｉｇｈのときは
２、−１がＨｉｇｈで−２がＬｏｗのときは１、−１が
Ｌｏｗのときは０、また未来のビット（＋１、＋２）に
おいて＋１、＋２ともにＨｉｇｈのときは２、＋１がＨ
ｉｇｈで＋２がＬｏｗのときは１、＋１がＬｏｗのとき
は０とし、過去の値と未来の値の合計値をアドレス番号
として出力する。また現在のビット（０）がＨｉｇｈの
ときはアドレス番号を５として出力する。以上の実施例
では”０”のランレングスに対して補正を行っている
が、”１”のランレングスに対しても前述したように同
様の方法が使えるので、説明は省略する。ここで”０”
のランレングスに対応した、補正値ｂ０、ｂ１、・・・
ｂ４の求め方を説明する。第２の実施例では、”１”の
前後の”０”のランレングスにより、補正値を決定する
ので、テストパターンもそれに対応したものとなり、図
１３のテストデータの例よりは、いくぶんかは複雑にな
る。しかし、補正値の求め方の考え方は基本的に同じで
ある。

【０００８】以上の第２の実施例によると、シンボル”
１”または”−１”に対する対象ビットの時間軸の前後
（時間的に過去と未来のビットデータ）のランレングス
を用いて補正を行うことが可能になる。これにより更に
的確な補正が行えるようになり、後段のビタビ弁別回路
あるいはレベルスライス等のデータ弁別回路での弁別エ
ラーを更に低減できる。またデコード回路８３を、パタ
ーンマッチングを行い全パターンに対応したアドレスと
補正値を割り振るようにすることも可能であり、この場
合は更に的確な補正が行えるようになり、弁別エラーを
低減することが可能になる。以下、第１、第２の実施例
で示したデータパターンを予め仮判定する疎密判定機能
と、その疎密判定結果を用いて入力データを補正する補
正機能を持つビタビ弁別回路、あるいはレベルスライス
等のデータ弁別回路をＬＳＩ化した場合の第３の実施例
を図１０、図１１を用いて説明する。図１０はデータパ
ターンを予め仮判定する疎密判定機能と、その疎密判定
結果を用いて入力データを補正する補正機能を持つビタ
ビ弁別回路を内蔵したＬＳＩを示すブロック図であり、
１００はＬＳＩ、１０１はデータ入力端子、１０２は疎
密判定手段、１０３は補正値出力手段、１０４は遅延手
段、１０５は演算手段、１０６は従来の一般的なビタビ
弁別回路、１０７はデータ出力端子である。図１０にお
いて疎密判定手段１０２ではデータ入力端子１０１から
の入力データを仮判定し疎密を求める。補正値出力手段
１０３では疎密判定手段１０２で求まった疎密のデータ
に対応した補正値を出力する。一方、遅延手段１０４で
は補正値出力手段１０３からの補正値を対応するビット
との時刻を合わせるように、データ入力端子１０１から
の入力データを遅延させる。演算手段１０５では補正値
出力手段１０３からの補正値と遅延手段１０４からの遅
延したデータとの演算を行う。従来の一般的なビタビ弁
別回路１０６では演算手段１０５の補正後の出力データ
を弁別し、弁別結果をデータ出力端子１０７に出力す
る。１０２から１０５の各々のブロックの構成例は、第
１、第２の実施例で示したものと同じであり、説明は省
略する。図１１はデータパターンを予め仮判定する疎密
判定機能と、その疎密判定結果を用いて入力データを補
正する補正機能を持つレベルスライス等のデータ弁別回
路を内蔵したＬＳＩを示すブロック図であり、１１０は
ＬＳＩ、１１１はデータ入力端子、１１２はレベルスラ
イス等のデータ弁別回路、１１３はデータ出力端子であ
り、図１０に対応するブロックには同一符号を付けてい
る。図１１においてデータ入力端子１１１に入力された
振幅データは、ＬＳＩ１１０内部に構成されたディジタ
ルデータ再生回路によって、上記と同様に処理され、デ
ータ弁別回路１１２で弁別され、データ出力端子１１３
より出力される。この第３の実施例によれば、疎密判定
手段と補正値出力手段を一般的なビタビ弁別回路、もし
くはレベルスライス等のデータ弁別回路とともに内蔵す
るビタビ弁別ＬＳＩ、もしくはデータ弁別ＬＳＩが提供
できる。これらのＬＳＩは、外部での処理を変えること
なく弁別性能を向上したデータパターン疎密対応データ
弁別ＬＳＩである。図１２は図１０あるいは図１１に示
したデータ弁別ＬＳＩを、例えば磁気ディスク装置に採
用した場合の装置の構成を示す一実施例であり、１２０
は磁気ディスク装置、１２１は記録媒体、１２２は磁気
ヘッド、１２３はスピンドルモータ、１２４はボイスコ
イルモータ（ＶＣＭ）、１２５はリード／ライトアンプ
（Ｒ／ＷＡｍｐ）、１２６は自動利得制御回路（ＡＧ
Ｃ）、１２７は低域通過フィルタ（ＬＰＦ）、１２８は
アナログ／ディジタルコンバータ（Ａ／Ｄ）、１２９は
（１＋Ｄ）回路、１３０は等化回路、１３１は可変周波
数発振器（ＶＦＯ）、１３２はデータ弁別回路、１３３
はエラー訂正回路（ＥＣＣ）、１３４は変調／復調器
（ＥＮＤＥＣ）、１３５はハードディスクコントローラ
（ＨＤＣ）、１３６はサーボプロセッサである。図１２
においてホストコンピュータからリード命令を受けたＨ
ＤＣ１３５は、サーボプロセッサ１３６を通して、ＶＣ
Ｍ１２４を動作させ、磁気ヘッド１２２を目的のシリン
ダへ動かす。磁気ヘッド１２２は記録媒体１２１上のデ
ータを読み出す。信号データは１２５から１３１へ順に
信号処理され、データ弁別回路１３２でデータが弁別さ
れる。この弁別結果はＥＣＣ１３３でエラー訂正され、
ＥＮＤＥＣ１３４で復号され、ＨＤＣ１３５に渡され
る。ＨＤＣ１３５はこのデータをホストコンピュータへ
返す。以上の構成をとることにより図１０あるいは図１
１に示したデータ弁別ＬＳＩが使用できるので、弁別エ
ラーが低減され、装置としてのデータの信頼性を向上で
きる。また本発明によるデータ弁別ＬＳＩは、等化回
路、ＥＣＣ等の他の回路から見ると入出力の条件が変わ
らないので、新たに専用の等化回路、ＥＣＣ等の回路を
開発する必要がなく、開発工数に影響を及ぼさない。な
お以上の実施例ではデータ弁別回路をＬＳＩ化したが、
ＬＳＩ化はデータ弁別回路だけに限定されたものではな
く、１＋Ｄ１２９、等化回路１３０、ＶＦＯ１３１、Ｅ
ＣＣ１３３、データ弁別回路を内蔵したＬＳＩも可能で
ある。

【０００９】

【発明の効果】以上述べたように本発明によれば、高密
度記録を行う磁気ディスク装置や光ディスク装置等のデ
ィジタルデータ記録再生装置において、等化回路の出力
データのパターンによりビット毎に異なる符号間干渉に
各々対応した補正値を得ることができる。またこの補正
値を求めるために使用したビットデータ自体にフィード
バックを行い、補正をかけることも可能である。以上の
結果、高密度記録時のデータパターンの疎密による符号
間干渉量の違いを吸収でき、補正によりデータの振幅値
が大きくなり、データのＳ／Ｎを向上できる。従って後
段のビタビ弁別回路あるいはレベルスライス等のデータ
弁別回路での弁別エラーを低減できる。また本発明で述
べた補正方法を実現する手段と、一般的なビタビ弁別回
路あるいはデータ弁別回路とを内蔵したＬＳＩにより、
外部とのインタフェースを変えることなくデータの弁別
性能が向上する。

【００１０】更に本発明で述べたデータ弁別ＬＳＩをデ
ィジタルデータ記録再生装置に採用すると、装置として
のデータの信頼性が向上する。

【図面の簡単な説明】

【図１】ディジタルデータ再生回路系の一実施例を示す
ブロック図。

【図２】疎密判定手段の一実施例を示すブロック図。

【図３】振幅検出回路でのデータの仮判定方法の説明
図。

【図４】図２の回路の一実施例を示すブロック図。

【図５】補正値出力手段の一実施例を示すブロック図。

【図６】演算手段の一実施例を示すブロック図。

【図７】振幅データの補正に係わるデータのタイミング
チャート。

【図８】疎密判定手段と補正値出力手段の別の一実施例
を示すブロック図。

【図９】図８のデコード回路でのアドレス番号の求め方
を示す説明図。

【図１０】疎密判定機能と補正機能を持つビタビ弁別回
路を内蔵したＬＳＩを示すブロック図。

【図１１】疎密判定機能と補正機能を持つデータ弁別回
路を内蔵したＬＳＩを示すブロック図。

【図１２】図１０あるいは図１１のデータ弁別ＬＳＩを
採用した磁気ディスク装置のブロック図。

【図１３】補正値の求め方の説明図。

【符号の説明】

１…記録媒体、２…磁気ヘッド、３…プリアンプ、４…
低域通過フィルタ（ＬＰＦ）、５…アナログ／ディジタ
ルコンバータ（Ａ／Ｄ）、６…（１＋Ｄ）回路、７…等
化回路、８…可変周波数発振器（ＶＦＯ）、９…疎密判
定手段、１０…遅延手段、１１…補正値出力手段、１２
…演算手段、１３…ビタビ弁別回路、１４…従来の再生
回路、１００…疎密判定・補正機能付きビタビ弁別ＬＳ
Ｉ、１１０…疎密判定・補正機能付きデータ弁別ＬＳ
Ｉ、１２０…磁気ディスク装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者山川秀之神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者松重博実神奈川県小田原市国府津2880番地株式会社日立製作所ストレージシステム事業部内

Claims

【特許請求の範囲】

【請求項１】予め定められた複数のデジタルデータのい
ずれかに弁別されるべき入力信号を受付けて、上記入力
信号を補正し、補正された信号からデジタルデータを弁
別するデータ弁別回路であって、上記入力信号のパターンに基づいて入力信号の各部に対
して補正値を決定する決定手段と、上記入力信号を遅延させる遅延手段と、上記遅延した信号を上記補正値にしたがって、対応する
入力信号部分ごとに補正する補正手段と、補正された上記信号を、上記予め定められた複数のデジ
タルデータのいずれかに弁別する弁別手段とを有するこ
とを特徴とするデータ弁別回路。
【請求項２】請求項１記載のデータ弁別回路において、上記決定手段は、上記入力信号を、上記予め定められた複数のデジタルデ
ータのいずれかに仮弁別し、弁別結果のデジタルデータ
の時間的変化が予め定められた複数のパターンのいずれ
に該当するかを判定して分類する判定手段と、上記判定結果に基づいて、補正値を決定して、出力する
補正値出力手段とを有することを特徴とするデータ弁別
回路。
【請求項３】請求項２記載のデータ弁別回路において、上記判定手段は、上記入力信号の各部の振幅を、複数の予め定められた振
幅領域に分類する振幅検出手段と、上記振幅領域のうちの予め定められた振幅領域に、時間
的に連続して属する入力信号の長さをカウントするカウ
ンタ手段とを有し、上記カウント結果を上記判定結果として出力することを
特徴とするデータ弁別回路。
【請求項４】請求項２または３記載のデータ弁別回路に
おいて、上記補正値出力手段は、上記判定結果に対応した補正値
の記憶手段を有し、上記判定結果を入力されて、上記判
定結果に対応した補正値を出力することを特徴とするデ
ータ弁別回路。
【請求項５】請求項１、２、３または４記載のデータ弁
別回路において、上記補正手段は、入力信号の極性判定手段と、極性判定結果に基づき、補正値を修正する補正値修正手
段と、修正された補正値を入力信号に加算する加算手段とを有
し、入力信号の極性を考慮した補正を行うことを特徴とする
データ弁別回路。
【請求項６】請求項１、２、３、４または５記載のデー
タ弁別回路において、上記決定手段は、補正対象の入力信号に対する補正値
を、該入力信号および該入力信号に対して時間的に先行
する入力信号に基づいて決定することを特徴とするデー
タ弁別回路。
【請求項７】請求項１、２、３、４または５記載のデー
タ弁別回路において、上記決定手段は、補正対象の入力信号に対する補正値
を、該入力信号および該入力信号に対して時間的に前後
する入力信号に基づいて決定することを特徴とするデー
タ弁別回路。
【請求項８】請求項１、２、３、４、５、６または７記
載のデータ弁別回路において、上記データ弁別回路は、１つの半導体集積回路内に集積
されていることを特徴とするデータ弁別回路。
【請求項９】請求項１、２、３、４、５、６、７または
８記載のデータ弁別回路において、上記弁別手段は、ビタビ復号を行うビタビ弁別手段であ
ることを特徴とするデータ弁別回路。
【請求項１０】請求項１、２、３、４、５、６、７、８
または９記載のデータ弁別回路と、予め定められた複数のデジタルデータのいずれかに弁別
されるべき信号が磁気記録されている記録媒体と、上記
記録された信号を読み出す磁気ヘッドと、上記読み出さ
れた信号を増幅するプリアンプと、上記増幅された信号
をデジタル信号に変換するアナログ／ディジタルコンバ
ータと、変換後の信号に対して、ビタビ復号の前処理を
行う前処理回路と、前処理後の信号の波形整形を行う等
化回路とを有し、上記データ弁別回路は、上記波形整形された信号を入力
され、上記弁別手段は、ビタビ復号を行うビタビ弁別手段であ
ることを特徴とする磁気ディスク装置。
【請求項１１】請求項１、２、３、４、５、６、７また
は８記載のデータ弁別回路において、上記データ弁別手段は、振幅レベルから直接デジタルデ
ータに弁別することを特徴とするデータ弁別回路。
【請求項１２】請求項１、２、３、４、５、６、７、８
または１１記載のデータ弁別回路と、予め定められた複数のデジタルデータのいずれかに弁別
されるべき信号が磁気記録されている記録媒体と、上記
記録された信号を読み出す磁気ヘッドと、上記読み出さ
れた信号を増幅するプリアンプとを有し、上記データ弁別回路は、上記増幅された信号を入力され
ることを特徴とする磁気ディスク装置。