KR100751972B1 - 가변 임계값을 갖는 매체 잡음 포스트-프로세서 - Google Patents
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Abstract
매체 잡음 에러를 정정하고 정정된 복구 데이터 출력 신호(49)를 생성하기 위한 포스트-프로세싱 (post-processing) 방법은 대량 데이터 저장 디바이스의 샘플링된 데이터 판독 채널에서 사용되도록 설명된다. 대량 데이터 저장 디바이스는 대량 데이터 저장 디바이스의 데이터 매체로부터 실제 샘플링된 부분 응답 타겟 데이터(32)를 수신하는 비터비 검출기 (Viterbi detector)(34)를 갖는다. 상기 복구 데이터 출력 신호와 상기 샘플링 부분 응답 타겟 데이터로부터 도출되는 복구 부분 응답 타겟 신호는 필터링되어 필터링된 출력 신호(51)를 만든다. 임계값 회로(64)는 상기 필터링된 출력 신호가 비교되는 임계값을 제공하고, 상기 복구 데이터 출력 신호(35)에서 매체 잡음이나 다른 전이 지터 (transition jitter)로 인한 소정의 에러 이벤트 패턴 (error event pattern)이 발생될 때, 소정의 값(60)이 필터링된 출력 신호에 더해진다. 상기 필터링된 출력 신호가 상기 임계값 회로(64)의 임계값을 초과할 때, 복구 데이터 출력 신호는 수정된다(70).
매체 잡음 포스트-프로세서, 대량 데이터 저장 디바이스, 에러 이벤트 패턴, 비터비 검출기, 에러 정정 제어
Description
도 1은 본 발명에 의해 해결되는 매체 잡음 상황 중 하나를 설명하는 것으로, 매체에 기록된 데이터 패턴의 "지그재그" 지터 (zigzag jitter) 편차를 설명하는 자기 저장 매체의 트랙 일부분을 도시하는 도면.
도 2는 도 1에 도시된 지그재그 전이형으로부터 기인된 위치 지터로 인한 전이 위치에서의 변화를 도시하는 시간 대 전압의 그래프.
도 3은 도 1에 도시된 위치형에서의 변화로부터 기인된 재생 신호에서 발생되는 펄스폭 변화를 도시하는 시간 대 전압의 그래프.
도 4는 본 발명의 바람직한 실시예에 따라 EEPR4 채널에서 재생 신호의 지터 에러를 검출하고 정정하는데 사용되는 회로의 블록도.
도 5는 본 발명의 또 다른 바람직한 실시예에 따라 에러 검출 필터의 출력에서 ex = ±1일 때 부가되는 미리 설정된 값 +A 또는 -A을 사용하는 EPR4 채널에서 재생 신호의 지터 에러를 검출하고 정정하는데 사용되는 또 다른 회로의 블록도.
도 6은 지터 잡음의 정정을 위한 포스트프로세서를 사용하지 않는 회로와 포스트프로세서를 사용하는 회로에서 실행되는 개선을 비교하는 피크 지터 비율 대 비트 에러 비율 (bit error rate, BER)을 도시하는 그래프.
도 7은 본 발명의 바람직한 실시예에 따라 EEPR4 채널에서 이상적인 것을 다양한 계수에 비교하는 피크 지터 비율 대 비트 에러 비율(BER)을 도시하는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
30 : 데이터 정정 회로
32 : 입력선
34 : 비터비 검출기
36 : 지연 회로
37 : 필터
40-48 : 지연 소자
50 : 합산기
51 : 출력선
54 : 에러 검출 필터
본 발명은 동적 정보 저장 또는 검색을 위한 방법 및 장치의 개선에 관한 것으로, 더 상세하게는 특히, 자기 데이터 저장 매체를 사용하는 정보 저장 및 검색 시스템에서 매체 잡음이나 다른 전이 지터 (transition jitter)에 의해 발생된 에러의 검출 및 정정을 위한 방법 및 회로의 개선에 관련되고, 더욱 더 상세하게는 포스트-프로세서 (post-processor) 데이터 검출 기술을 사용하는 종류의 동적 정보 저장 또는 검색 시스템에서 데이터 검출을 개선하기 위한 방법 및 장치의 개선에 관련된다.
동적 정보 저장 또는 검색 디바이스의 구조에서, 특별히 디지털 컴퓨터 시스템 등과 연관되어 사용되는 하드 디스크 드라이브와 같이, 디지털 자기 기록 시스템에서 사용되는 데이터 채널의 구조에서, 최근에는 부분 응답 최대-공산 (Partial Response Maximum-likelihood, PRML) 신호전송 기술에 많은 관심을 두고 있다. 가장 일반적인 PRML 시스템은 PR4ML (partial response class 4) 및 EPR4ML (extended partial response class 4)이다. 비터비 알고리즘 (Viterbi algorithm)을 사용하는 최대-공산 검출기는 일반적으로 이들 부분 응답 채널에 사용된다.
이러한 시스템에서는 EPR4 비터비 데이터 검출 기술이 널리 사용된다. EPR4 비터비 검출기는 이미 공지되어 있는 것으로, 데이터 채널에서 데이터 상태를 결정하는데 확률적 기술을 사용한다. 데이터 채널에서 데이터 비율이 증가됨에 따라 인접한 데이터 펄스를 구별하는 것이 점증적으로 어려워지는데, 이런 상황에서 비터비 기술이 매우 유용한 것으로 밝혀졌다.
불행하게도, 데이터 검출에서는 아직 상당한 에러가 발생된다. 예를 들면, EPR4 기술을 사용할 때는 전형적으로 약 10-5의 비트 에러 비율 (bit error rate, BER)이 발생된다. 그러나, 시스템에서 신호 대 잡음비가 예를 들어 1 dB 만큼만 감소될 수 있으면, 비트 에러 비율은 10-6으로 개선될 수 있는 것으로 관찰된다. 이는 크기 개선의 주문을 나타낸다. 그래서, 신호-대-잡음비가 조금 개선되더라 도, EPR4 검출 기술을 사용해 비트 에러 비율이 많이 개선될 수 있다. 현재 10-7 이하의 비트 에러 비율을 갖는 회로를 제공할 것이 요구되므로, 이는 중요하고, 이 요구조건은 계속하여 더 엄격해질 것으로 기대된다.
BER (bit error rate) 실행도를 증진시키기 위해, 최근에는 포스트-프로세서가 비터비 검출기와 통합된다. 이러한 포스트-프로세서의 예는 여기서 참고로 포함되고 본 양수인에게 지정되어 본 발명자에 의해 1999년 1월 13일 출원된 미국 특허 출원 일련 번호 09/229,945 "POST-PROCESSOR USING A NOISE WHITENED MATCHED FILTER FOR A MASS DATA STORAGE DEVICE, OR THE LIKE"에서 설명된다. 그러나, 높은 기록 밀도를 갖는 최근 디스크 드라이브에서는 자기 디스크로부터의 매체 잡음이 무시하기 어려운 중요한 계수가 된다.
매체 잡음은 주로 기록된 자기적 전이로부터 발생되어, 전형적으로 지그재그 전이형을 갖는다. 지그재그 전이형은 판독된 신호에서 위치 또는 펄스폭의 불확실성 또는 "지터 (jitter)" 변화를 일으킨다. 매체 잡음이 우세할 때, 매체 잡음의 특성은 백색 잡음과 많이 다르므로, 이러한 포스트-프로세서가 실행도를 개선하는 것은 어렵다. 매체 잡음의 스펙트럼은 백색 잡음형이 아니고, 자기 디스크에 기록된 데이터 패턴에 의존한다.
그러므로, 필요한 것은 자기 데이터 저장 매체를 사용하는 정보 저장 및 검색 시스템에서 매체 잡음에 효율적인 포스트-프로세서이다.
상기를 고려하여, 본 발명에 의해 실현될 이점 중 하나는 자기 데이터 저장 매체를 사용하는 정보 저장 및 검색 시스템에서 일어나는 매체 잡음이나 다른 전이 지터 (transition jitter)가 시스템의 판독 채널에서 포스트-프로세서를 사용해 제어될 수 있는 것이다.
본 발명의 폭 넓은 특성에 따라, 대량 데이터 (mass data) 저장 디바이스의 샘플링된 데이터 판독 채널에서 사용되는 포스트-프로세싱 (post-processing) 방법이 주어진다. 대량 데이터 저장 디바이스는 대량 데이터 저장 디바이스의 데이터 매체로부터 실제로 샘플링된 부분 응답 (partial response) 타겟 데이터를 수신하는 비터비 검출기 (Viterbi detector)를 갖는다. 복구된 데이터 출력 신호로부터 도출되는 복구된 부분 응답 타겟 신호 및 샘플링된 부분 응답 타겟 데이터는 필터링되어 필터링된 출력 신호를 생성하고, 필터링된 출력 신호를 소정의 임계값과 비교하는 임계값 회로가 제공된다. 매체 잡음이나 다른 전이 지터로 인해 소정의 에러 이벤트 패턴 (error event pattern)이 복구된 데이터 출력 신호에서 발생될 때, 필터링된 출력 신호에는 소정의 값이 더해져, 임계값에 대한 필터링 출력 신호의 크기에 영향을 주게 된다. 복구된 데이터 출력 신호는 필터링된 출력 신호가 임계값 회로의 임계값을 초과할 때 수정된다.
본 발명의 또 다른 폭 넓은 특성에 따라, 매체 잡음이나 다른 전이 지터를 정정하도록 대량 데이터 저장 디바이스에서 사용되는 샘플 데이터 검출 기술이 주어진다. 그 방법은 복구된 데이터 출력 신호를 생성하도록 적어도 EPR4의 부분 응답 검출 레벨을 갖는 비터비 검출기에서 적어도 EPR4의 부분 응답 레벨로 등화된 대량 데이터 저장 디바이스의 트랜스듀서 헤드 (transducer head)로부터 실제 샘플링 부분 응답 타겟을 검출하는 것을 포함한다. 실제 샘플링 부분 응답 타겟 신호는 이로부터 복구된 데이터 출력 신호를 발생하도록 비터비 검출기에 의해 요구되는 시간과 실질적으로 같은 시간 동안 지연되어, 지연된 실제 샘플링 부분 응답 타겟 신호를 만든다. 복구된 데이터 출력 신호는 실제 샘플 데이터 출력 신호의 부분 응답 레벨로 변환되어 변환된 복구 부분 응답 타겟 신호를 생성하고, 변환된 복구 부분 응답 타겟 신호는 지연된 실제 샘플링 부분 응답 타겟 신호로부터 감산되어 에러 신호를 만든다. 복구된 데이터 출력 신호에서 소정의 에러 이벤트 패턴이 발생하는 것은 필터링된 출력 신호를 생성하는 것으로 결정되고, 복구된 데이터 출력 신호에서 매체 잡음이나 다른 전이 지터로 인한 소정의 에러 이벤트 패턴이 발생될 때는 필터링된 출력 신호에 소정의 값이 부가된다. 복구된 데이터 출력 신호는 필터링된 출력 신호가 임계값 회로의 임계값을 초과할 때 수정된다.
본 발명의 또 다른 폭 넓은 특성에 따라, 복구된 데이터 출력 신호를 생성하도록 대량 데이터 저장 디바이스의 저장 매체로부터 실제 샘플링 부분 응답 타겟 신호를 수신하는 비터비 검출기를 사용하는 종류의 대량 데이터 저장 디바이스의 샘플 데이터 판독 채널에서 사용되기 위한 포스트-프로세서 회로가 주어진다. 그 회로는 샘플링 부분 응답 타겟 신호에서 소정의 에러 이벤트 패턴이 발생되면 에러 패턴 이벤트 표시 신호를 발생하는 에러 패턴 검출기, 및 지연된 실제 샘플링 부분 응답 타겟 신호와 복구된 데이터 출력 신호 사이의 차이를 근거로 에러 신호를 발생하는 회로를 포함한다. 복구된 데이터 출력 신호에서 매체 잡음이나 다른 전이 지터로 인해 소정의 에러 이벤트 패턴이 발생될 때 에러 신호에 소정의 값을 부가하는 회로가 제공되고, 임계값 회로는 에러 신호의 크기가 소정의 임계값을 초과하는 경우 에러 정정 제어 신호를 발생한다. 에러 정정 회로는 에러 이벤트 패턴 표시 발생 신호 및 에러 정정 제어 신호가 발생될 때 복구된 데이터 출력 신호를 수정한다.
도 1에는 본 발명에 의해 해결되는 매체 잡음 상황 중 하나를 설명하는 것으로, 매체에 기록된 데이터 패턴의 "지그재그" 지터 (zigzag jitter) 편차를 설명하는 자기 저장 매체(14)의 트랙(12) 중 일부분(10)이 도시된다. 물론, 가로지르는 선(16)으로 나타내지는 바와 같이 트랙(12)에 기록된 데이터나 다른 정보를 나타내는 자기화 패턴은 정확한 소정의 위치에 놓이는 것이 바람직하다. 그러나, 이후 설명되는 것들을 포함하는 많은 요소로 인해, 자기화 패턴은 추후 상세히 설명될 이유로, 데이터가 판독되도록 시도될 때 매체 잡음으로 상승되는 지그재그 전이 구성(18)을 가질 수 있다.
도 2에는 도 1에 도시된 지그재그 전이형으로부터 기인된 위치 지터로 인해 저장 매체에 기록된 데이터 전이의 위치가 변화하는 것을 설명하는 시간 대 전압 그래프가 도시된다. 도시된 바와 같이, 적절한 기록 전이 위치는 축(20)으로 표시된 중심 위치이다. 축(20)의 양측에 있는 자기화 패턴은 일반적으로 가우시언 (Gaussian)형 패턴(22)을 따른다. 그러나, 발생되는 위치 지터로 인해, 실제로 주어지는 가우시언 파형은 곡선 (24, 26)으로 나타내지는 바와 같이 중심축(20)의 좌 우로 이동된다. 그래서, 결과적인 전압 차이는 곡선 (24, 26)의 피크 사이에 주어지고, 이는 데이터가 기록된 저장 매체로부터 판독되는 데이터 위치에서의 불확실성을 나타낸다. 최악의 경우에서는 이 불확실성이 데이터를 잘못 판독되게 할 수도 있다.
위치 지터에 부가하여, 펄스폭 변화는 재생 신호에서 기록된 신호의 변화 및 위치 형태로부터 일어날 수 있다. 이는 축(20)에 중심을 두고 기록된 데이터를 나타내는 정상 곡선(22)이 사실상 데이터 패턴을 확산시킨 것처럼 나타나 파형(28)을 생성하게 되는 도 3의 그래프에서 도시된다. 더 넓은 데이터 파형 패턴은 심볼간 간섭 (inter-symbol interference, ISI)의 확률을 증가시켜, 또한 데이터가 잘못 판독되게 할 수 있다.
그래서, 포스트-프로세서 (post-processor)는 소정의 몇가지 데이터 패턴을 구별하도록 비터비 검출기 (Viterbi detector)에 이어지는 전용 검출기이다. 일반적으로, 비터비 검출기에서 우세한 에러 패턴의 수는 매우 제한된다. 포스트-프로세서는 이들 우세한 에러 패턴만을 검출하도록 설계된다. 소정의 데이터 패턴에서 두 검출기의 검출 결과가 다르면, 포스트-프로세서가 비터비 검출기의 출력 데이터를 정정하도록 포스트-프로세서의 결과가 선택된다. 그러므로, 포스트-프로세서는 이들 소정의 에러 패턴에서 비터비 검출기 보다 더 나은 실행도를 가져야 하는 것으로 생각될 수 있다.
최근의 고기록 밀도 디스크 드라이브에서는 자기 디스크로부터의 매체 잡음이나 다른 전이 지터를 무시하기가 어렵다. 매체 잡음은 도 1을 참고로 상술된 바 와 같이, 전형적으로 지그재그 전이형을 갖는 기록 자기 전이로부터 발생된다. 지그재그 전이형은 일반적으로 도 2 및 도 3을 참고로 상술된 바와 같이, 재생 신호의 위치 지터 및 펄스폭 변화로부터 발생된다.
매체 잡음이 우세할 때, 상기에 참고된 출원 일련 번호 09/229,945에서 도시된 바와 같은 포스트-프로세서는 잡음의 특성이 상기 출원 일련 번호 09/229,945의 포스트-프로세스가 지정한 백색 잡음과 다르므로 실행도를 개선하기가 어렵다. 매체 잡음의 스펙트럼은 일반적으로 백색 잡음형이 아니고, 적어도 일부는 자기 디스크에 기록된 데이터 패턴에 의존한다. (백색 잡음으로 인한 에러는 데이터 패턴에 의존하지만, 백색 잡음 자체의 양은 데이터 패턴에 의존하지 않는다; 그러나, 매체 잡음의 양은 데이터 패턴에 의존한다.) 그래서, 이상적으로 여기서 설명된 매체 잡음 회로는 상기 출원 일련 번호 09/229,945의 포스트-프로세서를 보충하도록 유리하게 사용될 수 있다.
이제는 본 발명의 매체 잡음 포스트-프로세싱 회로 및 방법의 바람직한 실시예를 참고로, 비록 이후 설명될 실시예가 Trellis 8/9 코드 (또는 TMTR 8/9 코드)를 갖는 EEPR4 채널의 예이지만, 본 발명의 기술은 다양한 다른 PRML 채널에 적용될 수 있음을 주목하여야 한다.
표 1은 100% 매체 잡음을 갖는 Trellis 8/9 코드 EEPR4 비터비 검출기의 에러 패턴에서 에러 이벤트 (error event) 비율을 도시한다. (매체 잡음은 위치 지터 잡음이고, 위치 지터의 시그마 (sigma) = 0.1/Td라 가정한다.)
표 1에 도시된 에러 패턴은 EEPR4 채널에서 자기 전이가 일어날 때 발생되는 코드 "1"과, 전이가 일어나지 않을 때 발생되는 코드 "0"으로 구성된 코드 패턴이다. Trellis 8/9 코드에서, 연속적인 "1" 런 렝스 (run length)의 최대수는 3으로 제한된다. 일반적으로, 비터비 검출 에러는 정확한 경로와 잘못된 경로 사이의 유클리드 거리 (Euclidean distance)가 작은 패턴에서 일어난다. 그러나, 매체 잡음이 우세할 때, 비터비 검출 에러는 유클리드 거리 및 자기 전이 패턴 모두로 제어된다.
표 1에서 1-3열에 있는 에러 패턴은 각각 60.9%, 10.5%, 및 10.5% 이벤트 비율을 고려하여 비터비 검출기의 우세한 에러 패턴임을 알 수 있다. 3개의 우성 에러 패턴은 EEPR4 채널에서 최악의 유클리드 거리를 갖고, 또한 연속적인 2 또는 3 전이를 포함하여, 많은 양의 매체 잡음이 존재하는 것으로 제안된다.
상기에 리스트된 3개의 우성 에러 패턴의 반대 방향의 에러 이벤트 비율은 표 2에 도시된다.
1' 내지 3'열의 에러 패턴의 에러 이벤트 비율은 이들 4개 비트 패턴이 하나의 0 또는 한번의 전이를 포함하기 때문에 매우 작다. ("0000" 패턴이 작은 에러를 갖는 이유는 "0000" 패턴에 인접한 데이터 패턴으로부터 매체 잡음이 기인되기 때문이다.) 본 발명에 따라, 에러 비율의 방향 독립성이 사용된다.
에러 패턴 1에 대해, 표 3의 데이터가 적용된다:
이들 에러 패턴은 코드로 표시된다. 판독 채널 입력에서의 에러 패턴은 플립-플롭 (flip-flop) 회로에 의해 변환된다. 그래서, 판독 채널 입력에서의 에러 패턴은 표 4에 도시된 바와 같다:
0110 → 0000 에러는
(1). 00100 → 00000 에러 또는 (2). 11011 → 11111 에러가 된다.
0000 → 0110 에러는
(3). 00000 → 00100 에러 또는 (4). 11111 → 11011 에러가 된다.
패턴 (1) 및 (2)는 나쁜 에러 비율 패턴이고, 패턴 (3) 및 (4)는 낮은 에러 비율 패턴이다. 에러 (1) 00100 → 00000은 큰 음의 잡음이 에러 패턴 시퀀스에 전해질 때 발생된다 ("1"이 삭제된다). 에러 (3) 00000 → 00100은 큰 양의 잡음이 에러 패턴 시퀀스에 전해질 때 발생된다 ("1"이 발생된다).
이러한 예의 에러 비율은:
에러 (1): 00100 → 00000 2.4E-5
에러 (3): 00000 → 00100 6.5E-11
(에러 (1) + 에러 (3) = 2.4E-5)
일부 양의 값 +A가 에러 패턴 시퀀스 (1)에 더해지면, 에러를 일으키는 큰 음의 잡음이 보상되기 때문에, 에러 비율은 현저하게 감소된다. 똑같은 +A가 에러 패턴 시퀀스 (3)에 더해지면, 에러 비율이 증가되지만 에러 패턴(3)의 매체 잡음은 매우 작고, +A의 값이 적절하게 선택되면, 에러 비율의 증가가 수용가능해진다.
+A의 값이 최적화될 때, (1) 및 (3)의 에러 비율은
에러 (1): 00100 → 00000 5E-8
에러 (3): 00000 → 00100 5E-8
(에러 (1) + 에러 (3) = 1E-7)
(1)의 에러 비율은 약 3차의 크기 만큼 감소되고, (3)의 에러 비율은 약 3차의 크기 만큼 증가되어, 두 에러 패턴의 총 에러 비율은 약 2차의 크기 만큼 개선된다.
비터비 검출기 출력으로부터 "00000" 패턴이 검출될 때, "00000" 패턴의 중심 비트가 가장 의심적이다. 이는 2.4E-5의 에러 비율을 갖지만, 이 비트가 참 (true) 또는 거짓 (false)인지 여부가 알려지지 않는다. 그러나, 다른 4개 비트는 참인 것으로 가정될 수 있다. 그러므로, 비터비 검출기의 출력으로부터 "00X00" 패턴 (X는 0 또는 1)이 검출되고 +A의 값이 매체 잡음을 보상하도록 포스트-프로세서의 검출기에 더해지면, 에러 (1)의 에러 비율 개선이 기대될 수 있다.
에러 (2) 11011 → 11111은 큰 양의 잡음이 에러 패턴 시퀀스에 존재할 때 발생된다 ("1"이 발생된다). 에러 (4) 11111 → 11011은 큰 음의 잡음이 에러 패턴 시퀀스에 존재할 때 발생된다 ("1"이 삭제된다). 그래서, 비터비 검출기가 "11X11" 패턴을 출력할 때, 이 에러 패턴에서는 -A를 더함으로서 실행도가 개선될 수 있다. 표 1에서 2 및 3열의 에러 패턴의 에러 비율은 똑같은 방식으로 개선될 수 있다.
도 4에는 본 발명의 포스트-프로세서에 대한 블록도의 예가 도시된다. 포스트-프로세서는 특허 출원 일련 번호 09/229,945에 도시된 것과 유사하고, 매체 잡음 제거를 위한 추가 회로를 포함한다. 그래서, 도 4의 포스트-프로세서는 AWGN (백색 잡음) 및 매체 잡음 모두에 효과적이다.
특별히, 도 4에는 매체 데이터 저장 디바이스의 샘플 데이터 판독 채널 (도시되지 않은)에서 데이터 정정 회로를 나타내는 블록도 회로(30)가 도시된다. 매체 잡음 에러를 검출하고 정정하는데 효과적인 데이터 검출 및 정정 회로(30)는 입력선(32)에서 샘플링된 데이터를 수신하고, 이는 데이터 저장 매체의 등화된 기록 전류를 나타낸다. 샘플 데이터는 EEPR4 비터비 검출기(34)와 지연 회로(36)에 입력을 제공한다. 비터비 검출기(34)로부터의 출력은 복구된 기록 전류를 나타내고, 각각의 순차적인 복구 기록 전류 샘플은 "k"로 나타내진다.
복구된 기록 전류는 각각이 지연 시간 D 만큼 비터비(34)로부터의 출력에서 복구된 기록 전류의 각 샘플을 지연시키는 일련의 지연 소자 (40-48)를 포함하는 필터(37)에 인가된다. 지연 시간 D은 입력선(32)에서 샘플 데이터의 샘플 주기에 대응하고, 공지된 바와 같이, ejωτ (여기서, ω는 주파수이고 τ는 지연 시간)와 같은 지연 연산자에 대응한다. 필터(37)는 도시된 바와 같이 FIR 필터가 될 수 있다. 지연 블록 (40, 41, 43, 44)으로의 입력은 각각 가중치 (weighting) 계수 1, 2, -2, -1로 곱하여지고, 합산기 회로(50)에 의해 합산된다. 합산기(50)로부터의 출력은 출력선(51)에서 도출되는 필터링된 출력 신호이다.
합산기 회로(50)로부터의 출력은 지연 회로(36)의 출력으로부터 감산되어 선(52)에서 에러 신호를 만든다. 에러 신호는 에러 ex = ±(1) 및 ex = ±(1,-1)의 발생을 검출할 수 있는 에러 검출 필터(54)에 입력을 제공한다. 에러 검출 필터(54)로부터의 에러 ex = ±(1) 및 ex = ±(1,-1)은 선 (56, 58)에서 각각의 출력으로 제공된다.
에러 ex = ±(1)을 나타내는 출력선(56)상의 신호는 가산기(62)에서 소정의 값, 특별히 박스(60)의 지터 에러 패턴 ±A에 더해진다. 합산된 신호의 절대값은 비교기(64)에서 2.50 V의 임계값 전압에 비교된다. 동시에, 합산된 신호의 극성은 극성 점검 회로(66)에 의해 결정된다. 비교기(64)로부터의 출력은 극성 점검 회로(66)로부터의 출력과 논리적으로 OR 처리되어 박스(70)로 표시되는 정정 데이터를 형성한다. 정정은 부가된 지터 에러 패턴 점검으로 필터링된 신호의 임계값이 임계값 검출기(64)의 임계값을 초과할 때 출력 수정 회로(71)에서 선(49)상의 출력 신호를 수정하여 출력선(73)에 출력 신호를 제공하도록 이루어진다.
에러 ex = ±(1,-1)을 나타내는 선(58)상의 합산 신호의 절대값은 비교기(74)에서 2.25 V의 임계값 전압에 비교된다. 동시에, 합산된 신호의 극성은 극성 점검 회로(76)에 의해 결정된다. 비교기(74)로부터의 출력은 극성 점검 회로(76)로부터의 출력과 논리적으로 OR 처리되어 박스(80)로 표시되는 정정 데이터를 형성한다. 정정된 데이터는 또한 출력 수정 회로(71)에 인가되어 선(73)에 수정된 출력을 제공한다.
표 1의 1, 2, 및 3열에서의 에러 패턴은 ex = ±(1) 에러 패턴으로 분류된다. 그래서, 매체 잡음 실행도만을 개선하기 위해서는 ex = ±(1,-1) 검출 필터 및 주변 회로를 제거할 수 있다. 에러 검출 필터는 AWGN에 최적화될 수 있다. 매체 잡음으로 인한 에러를 갖는 소정의 의심스러운 패턴이 비터비 검출기 출력의 레지스터 (c6 내지 c-3)로부터 검출될 때, +A 또는 -A의 값은 ex = ±(1) 검출 필터의 출력에 더해진다.
A의 값은 AWGN 및 매체 잡음의 비율에 의존하지만, 프로그램가능한 매체 잡음 보상 레지스터에서 미리 설정될 수 있다. 비터비 검출기 출력으로부터 검출되는 에러 패턴은 다음의 표 5에서 도시된다.
극성 점검 회로(60)의 출력은 다음의 표 6에 따라 발생될 수 있다:
표 1에 도시된 코드내의 3가지 우성 에러 패턴은 판독 채널 입력에서 6가지 에러 패턴이 된다.
도 5에 도시된 회로(90)는 EPR4 채널에 대한 본 발명의 또 다른 응용예이다. 이 경우에서는 비터비 검출기 출력으로부터 "0X0" 및 "1X1" 패턴이 검출될 때, 미리 설정된 값 +A 또는 -A가 ex = ±(1) 에러 검출 필터에 더해진다.
도 5의 회로(90)는 매체 잡음 소거를 갖춘 16/17 EPR4 ex = ±(1) 검출기에서 사용되는 포스트프로세서 (postprocessor)를 나타낸다. 입력선(92)상의 시스템 입력은 예를 들면, 대량 데이터 저장 디바이스 (도시되지 않은)의 등화기로부터의 샘플 출력을 나타낸다. 선(92)상의 샘플링 신호는 EPR4 비터비 검출기(94) 및 지연 회로(96)의 입력에 연결된다. 비터비 검출기(96)로부터의 출력은 일련의 지연 회로 (100-105)에 연결된다. 선(110)상의 지연 회로(105) 출력은 비터비 검출기로부터의 검출 신호를 나타내고, 지연 회로(104)의 입력과의 논리값은 상술된 "1X1" 상태를 나타낸다. 선(110)상의 출력 신호와 지연 회로(104)의 입력과의 논리값은 또한 상술된 "0X0" 상태를 나타낸다.
지연 회로 (100, 101, 102, 103)로의 입력선은 합산기(108)에서 합산된다. 지연 회로 (102, 103)의 입력은 합산기(108)에서 합산되기 이전에 -1 가중치 계수로 가중화된다.
합산기(108)의 출력은 지연 회로(96)의 출력으로부터 감산되어 선(112)에 에러 신호를 제공한다. 선(112)상의 신호는 일렬로 연결된 다수의 지연 블록 (114-120)에 연결된다. 지연 회로(114)의 입력은 지연 회로(120)의 출력으로부터 감산되고, 지연 회로(115)의 입력은 지연 회로(119)의 출력으로부터 감산되고, 지연 회로(116)의 입력은 지연 회로(118)의 출력으로부터 감산되고, 또한 지연 회로(117) 의 입력은 지연 회로(117)의 출력으로부터 감산된다. 감산된 신호는 각각 가중치 0.25, 0.5, 1, 및 1로 가중화되고, 합산기 회로(125)에서 합산된다. 특정한 신호에 의존하여, 가산기로부터의 출력은 각각 신호 "1X1", "0X0", 또는 그외의 신호에 대해 -A, +A, 또는 0에 더해진다. 합산된 신호의 절대값은 임계값 검출기(128)에서 2의 임계값에 비교된다. 임계값 검출기(128)로부터의 출력은 합산된 신호의 극성을 나타내는 신호와 논리적으로 OR 처리되어 출력선(130)에서의 정정값을 결정한다. A의 값은 AWGN과 매체 잡음의 비율에 의존하지만, 프로그램가능한 매체 잡음 보상 레지스터에서 미리 설정될 수 있다. 비터비 검출기 출력으로부터 검출되는 에러 패턴은 다음의 표 7에서 도시된다.
복구된 기록 전류가 0 또는 1이기 때문에, 극성 점검 정정값은 간단히 알 수 있고, 다음의 표 8에 도시된 바와 같이 이루어질 수 있다:
비트 에러 비율 시뮬레이션 결과는 100% 매체 잡음에서 EEPR4 채널 및 EPR4 채널에 대해 도 6 및 도 7에 도시된다.
본 발명의 방법은 매체 잡음에 의해 도출되는 위치 지터형 잡음의 실행도를 개선하는데 사용될 수 있는 것으로 이해된다. 최근 높은 밀도와 높은 데이터 비율의 디스크 드라이브는 다른 소스에 의해 발생되는 재생 신호의 위치 지터를 겪게 된다. 이러한 소스 중 한가지가 기록 신호 지터이다. 기록 신호는 정확하게 우측 위치에 기록되어야 하지만, 실제 기록 펄스 신호는 시스템 잡음이나 다양한 다른 간섭 제공 원인에 의해 도출되는 작은 랜덤 지터 성분을 갖는다.
또 다른 지터 소스는 기록 전류의 비대칭이다. 기록 자기 헤드에 적용되는 기록 전류는 데이터 매체의 정확한 위치에 기록되기 위해 대칭적 (+에서 - 전이, 및 -에서 + 전이)이어야 하지만, 실제 기록 전류의 상승 시간과 하강 시간은 항상 대칭적이지는 않다.
또 다른 문제점은 비선형 전이 쉬프트 (non-linear transition shift)이다. 기록 신호가 정확한 위치에 기록되더라도, 인접한 자기화는 간섭될 수 있으므로, 재생 신호의 정확한 위치가 쉬프트된다. 이는 에러 비율 실행도의 저하를 일으킬 수 있다. 본 발명의 방법은 또한 이들에 대해서도 효과적이다.
비록 본 발명이 어느 정도 특별하게 설명되고 도시되었지만, 본 설명은 단지 한 예로 이루어진 것이고, 이후 청구될 본 발명의 의도 및 범위에서 벗어나지 않고 종래 기술에 숙련된 자에 의해 부품의 조합 및 배열에서 다수의 변화가 이루어질 수 있는 것으로 이해된다.
Claims (25)
- 대량 데이터 저장 디바이스의 데이터 매체로부터 실제 샘플링된 부분 응답 타겟 데이터를 수신하는 비터비 검출기 (Viterbi detector)를 갖는 대량 데이터 저장 디바이스의 샘플 데이터 판독 채널에서 사용되어, 매체 잡음 에러를 정정하여 정정된 복구 데이터 출력 신호를 생성하는 포스트-프로세싱 (post-processing) 방법으로서:상기 복구 데이터 출력 신호와 상기 샘플링된 부분 응답 타겟 데이터로부터 도출된 복구 부분 응답 타겟 신호를 필터링하여 필터링된 출력 신호를 생성하는 단계;상기 필터링된 출력 신호와 비교될 임계값을 제공하기 위한 임계값 회로를 제공하는 단계;상기 복구 데이터 출력 신호에서 매체 잡음으로 인한 소정의 에러 이벤트 패턴 (error event pattern)이 발생할 때 상기 필터링된 출력 신호에 소정의 값을 더하는 단계; 및상기 필터링된 출력 신호가 상기 임계값 회로의 임계값을 초과할 때 상기 복구 데이터 출력 신호를 수정하는 단계를 포함하며,상기 필터링은 상기 출력 신호를 FIR 필터에 인가함으로써 이루어지는 방법.
- 제1항에 있어서,상기 비터비 검출기는 EPR4 비터비 검출기인 방법.
- 삭제
- 제1항에 있어서,상기 에러 이벤트 패턴은 ex = ±(1)인 방법.
- 제1항에 있어서,상기 에러 이벤트 패턴은 ex = ±(1,-1)인 방법.
- 삭제
- 제1항에 있어서,EPR4 채널에서의 상기 소정의 값은 상기 소정의 에러 이벤트 패턴이 "1X1"일 때 -A인 방법.
- 제1항에 있어서,EPR4 채널에서의 상기 소정의 값은 상기 소정의 에러 이벤트 패턴이 "0X0"일 때 +A인 방법.
- 제1항에 있어서,EPR4 채널에서의 상기 소정의 값은 상기 소정의 에러 이벤트 패턴이 "1X1" 또는 "0X0" 이외일 때 0인 방법.
- 제1항에 있어서,EEPR4 채널에서의 상기 소정의 값은 다음의 표로부터 결정되고:
극성 점검 정정 테이블은 정정값을 생성하도록 복구된 기록 전류테이블의 출력과 논리적으로 OR 처리되는 것을 특징으로 하는 방법.
- 제1항에 있어서,EPR4 채널에서의 상기 소정의 값은 다음의 표로부터 결정되고,
극성은 다음의 표로부터 결정되는 방법.
- 매체 잡음을 정정하기 위해 대량 데이터 저장 디바이스에서 사용되는 샘플링된 데이터 검출 방법으로서:복구 데이터 출력 신호를 생성하기 위해 적어도 EPR4의 부분 응답 검출 레벨을 갖는 비터비 검출기에서 적어도 EPR4의 부분 응답 레벨에 등화되었던 상기 대량 데이터 저장 디바이스의 트랜스듀서 헤드(transducer head)로부터 실제 샘플링된 부분 응답 타겟 신호를 검출하는 단계;상기 실제 샘플링된 부분 응답 타겟 신호로부터 상기 복구 데이터 출력 신호를 발생시키기 위해 상기 비터비 검출기에 의해 요구되는 시간과 실질적으로 같은 시간 동안 상기 실제 샘플링된 부분 응답 타겟 신호를 지연시켜 지연된 실제 샘플링 부분 응답 타겟 신호를 생성하는 단계;상기 복구 데이터 출력 신호를 상기 실제 샘플링된 데이터 출력 신호의 부분 응답 레벨로 변환하여 변환된 복구 부분 응답 타겟 신호를 생성하는 단계;상기 지연된 실제 샘플링된 부분 응답 타겟 신호로부터 상기 변환된 복구 부분 응답 타겟 신호를 감산하여 에러 신호를 생성하는 단계;상기 복구 데이터 출력 신호에서 소정의 에러 이벤트 패턴의 발생을 결정하여 필터링된 출력 신호를 생성하는 단계;상기 복구 데이터 출력 신호에서 매체 잡음으로 인한 소정의 에러 이벤트 패턴이 발생할 때 상기 필터링된 출력 신호에 소정의 값을 더하는 단계; 및상기 필터링된 출력 신호가 상기 임계값 회로의 임계값을 초과할 때 상기 복구 데이터 출력 신호를 수정하는 단계를 포함하며,상기 에러 신호는 FIR 필터로 필터링되는 방법.
- 삭제
- 제12항에 있어서,상기 복구 데이터 출력 신호에서 소정의 에러 이벤트 패턴의 발생을 결정하는 상기 단계는 상기 복구 데이터 출력 신호에서 ex = ±(1)의 발생을 결정하는 것을 포함하는 방법.
- 제12항에 있어서,상기 복구 데이터 출력 신호에서 소정의 에러 이벤트 패턴의 발생을 결정하는 상기 단계는 상기 복구 데이터 출력 신호에서 ex = ±(1,-1)의 발생을 결정하는 것을 포함하는 방법.
- 제12항에 있어서,EEPR4 채널에서 상기 소정의 값은 다음의 표로부터 결정되고,
극성 점검 정정 테이블은 정정값을 생성하도록 복구 기록 전류테이블의 출력과 논리적으로 OR 처리되는 방법.
- 제12항에 있어서,EPR4 채널에서 상기 소정의 값은 다음의 표로부터 결정되고,
극성은 다음의 표로부터 결정되는 방법.
- 대량 데이터 저장 디바이스의 저장 매체로부터 실제 샘플링된 부분 응답 타겟 신호를 수신하여 복구 데이터 출력 신호를 생성하는 비터비 검출기를 사용하는 유형의 대량 데이터 저장 디바이스의 샘플링된 데이터 판독 채널에서 사용하기 위한 포스트-프로세서(post-processor) 회로로서:만일 상기 샘플링된 부분 응답 타겟 신호에서 소정의 에러 이벤트 패턴이 발생하면 에러 패턴 이벤트 표시 신호를 발생하는 에러 패턴 검출기;상기 복구 데이터 출력 신호와 지연된 상기 실제 샘플링 부분 응답 타겟 신호 사이의 차이에 기초하여 에러 신호를 발생하는 회로;상기 복구 데이터 출력 신호에서 매체 잡음으로 인한 소정의 에러 이벤트 패턴이 발생할 때 상기 에러 신호에 소정의 값을 더하는 회로;만일 상기 에러 신호의 크기가 소정의 임계값을 초과하면 에러 정정 제어 신호를 발생하는 임계값 회로; 및상기 에러 정정 제어 신호와 상기 에러 이벤트 패턴 표시 발생 신호가 발생될 때 상기 복구 데이터 출력 신호를 수정하는 에러 정정 회로를 포함하며,상기 에러 신호를 발생하는 회로는 FIR 필터인 포스트-프로세서 회로.
- 제18항에 있어서,상기 소정의 에러 패턴 이벤트는 ex = ±(1)인 포스트-프로세서 회로.
- 제18항에 있어서,상기 소정의 에러 패턴 이벤트는 ex = ±(1,-1)인 포스트-프로세서 회로.
- 삭제
- 제18항에 있어서,상기 비터비 검출기는 적어도 EPR4의 부분 응답 레벨을 갖는 포스트-프로세서 회로.
- 제18항에 있어서,상기 비터비 검출기는 적어도 EEPR4의 부분 응답 레벨을 갖는 포스트-프로세서 회로.
- 제18항에 있어서,EEPR4 채널에서의 상기 소정의 값은 다음의 표로부터 결정되고,
극성 점검 정정 테이블은 정정값을 생성하기 위해 복구 기록 전류테이블의 출력과 논리적으로 OR 처리되는 포스트-프로세서 회로.
- 제18항에 있어서,EPR4 채널에서의 상기 소정의 값은 다음의 표로부터 결정되고,
극성은 다음의 표로부터 결정되는 포스트-프로세서 회로.
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