KR100289821B1

KR100289821B1 - 데이터검출기및그방법

Info

Publication number: KR100289821B1
Application number: KR1019970039945A
Authority: KR
Inventors: 전진규
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-08-21
Filing date: 1997-08-21
Publication date: 2001-05-15
Also published as: KR19990017150A; CN1209698A; JPH1166757A; JP3021418B2; US6266378B1; EP0898277A2; CN1144419C; EP0898277A3

Abstract

본 발명의 데이터 검출기 및 그 방법이 개시되어 있다. 데이터 검출기는 수신신호를 샘플링 클럭신호에 따라 디지털 데이터로 변환하는 변환기, 디지털 데이터를 최우호 복호화하는 최우호 복호기 및 수신신호의 소정수의 최적 검출점중 하나의 검출점에서 샘플링된 디지털 데이터와 소정수의 최적의 검출점에 따른 각 기준레벨과의 위상차를 검출하고, 검출된 위상차에 따라 샘플링 클럭신호의 위상을 변화시키는 제어신호를 발생하는 발생기를 포함하여 데이터 검출점이 되는 표본점의 위상과 최적의 검출점의 위상을 일치시키므로서, 위상차에 의한 에러를 최소화시키게 되어 최우호 복호기의 성능 즉, 재생 데이터의 검출성능을 향상시킨다.

Description

데이터 검출기 및 그 방법{Data detector and method therefor}

본 발명은 데이터 검출 분야에 관한 것으로, 특히 최우호 복호 성능을 향상시키기 위한 데이터 검출기 및 그 방법에 관한 것이다.

기존의 기록재생장치의 특성을 대폭적으로 변화시키지 않고 신호처리에 의해 기록밀도를 높이는 방식으로서, 비터비 복호 처리를 포함하는 PRML(Partial Response Maximum Likelihood) 관련기술이 진전되고, 많은 구체화수단이 제안되고 있다.

이러한 PR4(+1,0,-1)형 채널을 가지는 디지털 비디오카세트레코더(VCR)의 기록 및 재생계의 블록도는 도 1에 도시되어 있다. 도 1에 있어서, 기록하고자 하는 입력 데이터는 프리코더(102)에 의해 변조된다. 즉, 프리코더(102)의 가산기(104)의 출력을 2개의 단위 지연기(106,108)에 의해 기록 데이터의 2 비트에 해당하는 시간만큼 지연시켜 다시 가산기(104)에 피드백 입력하고 있다. 가산기(104)는 입력 데이터와 피드백 데이터를 배타적 논리합하고, 이 프리코더(102)는 입력 데이터를 인터리브 NRZI(Interleave Non-Return to Zero Inversion) 데이터로 변환한다. 여기서, D는 기록 데이터의 1 비트에 해당하는 단위 지연을 나타낸다.

기록 증폭기(110)는 전류 구동형으로 구성되어, 채널(112)에 구성된 기록 헤드(HD1)에 충분한 전류를 흘려 기록하고자 하는 데이터를 기록 매체(T)상에 최적의 상태로 기록될 수 있도록 하고 있다. 채널(112)은 미분형 특성을 가지기 때문에, 채널(112)에 구성된 재생 헤드(HD2)에 의해 재생한 신호를 재생 증폭기(114)를 통해 원하는 크기로 증폭하고, 채널(112)에서 발생되는 파형 왜곡 및 진폭 왜곡을 등화기(116)에서 보상하고 나면, DC성분은 전송되지 못하고, 기록 데이터의 천이(transition)가 일어나는 고주파 성분만이 미분 펄스형으로 재생된다. 이때, 재생 증폭기(114)로부터 출력되는 증폭된 재생신호는 PR(+1,-1)형 신호이다.

채널 특성이 미분형이라는 것은 (1-D)를 의미하고, (1+D)의 적분형 특성을 갖는 채널 복조기(118)는 등화기(116)로부터 출력되는 PR(+1,-1)형 신호를 PR4(+1,0,-1)형 신호로 변환함으로써 기록계의 프리코더(102)에 의해 변조된 신호를 복조하여 본래의 기록 데이터로 복원한다. 여기서, 채널 복조기(118)의 구성은 등화기(116)의 출력을 단위 비트(1비트)만큼 지연하는 지연기(120) 및 등화기(116)의 출력과 지연기(120)에 의해 지연된 신호를 가산하는 가산기(122)로 구성된다. 클럭 발생기(124)는 내장된 PLL(Phase Locked Loop) 회로를 이용하여 등화기(116)에서 등화된 재생 신호의 타이밍을 검출해서 등화기(116) 및 데이터 검출기(126)에 필요한 클럭신호들을 발생한다.

한편, 데이터 검출기(126)는 채널 복조기(118)의 출력을 클럭 발생기(124)에서 발생하는 샘플링 클럭신호에 따라 디지털 데이터로 변환하는 아날로그/디지털(A/D) 변환기(128)와, 재생 데이터를 클럭 발생기(124)에서 발생하는 구동 클럭신호에 따라 최우호 복호 알고리즘인 비터비 복호 알고리즘을 이용하는 디지털 비터비 복호기(130)를 포함하고, 이 A/D 변환기(128)의 표본점(sampling point)이 재생 데이터의 검출점이 되기 때문에 디지털 비터비 복호기(130)의 성능을 좌우하는 중요한 요인이 된다. 그러나, 도 1에 도시된 종래의 데이터 검출기(126)는 다양한 변화를 갖는 재생신호에 잘 대응하지 못하여 표본점과 실제 최적의 검출점과의 위상에러가 발생함에 따라 비터비 복호 성능이 저하되는 문제점이 있었다.

따라서, 본 발명의 목적은 재생 데이터를 최우호 복호시, 데이터 검출점이 되는 입력신호의 표본점과 실제 재생신호의 최적 검출점과의 위상을 적응적으로 일치시킴으로써 다양한 변화를 가지는 재생신호에 대응함은 물론 최적의 성능을 가지는 데이터 검출기를 제공하는 데 있다.

본 발명의 다른 목적은 재생 데이터를 최우호 복호시, 데이터 검출점이 되는 입력신호의 표본점과 실제 재생신호의 최적 검출점과의 위상을 적응적으로 일치시킴으로써 다양한 변화를 가지는 재생신호에 대응함은 물론 최적의 성능을 가지는 데이터 검출방법을 제공하는 데 있다.

상기한 목적을 달성하기 위하여, 본 발명에 의한 데이터 검출기의 변환기는수신신호를 샘플링 클럭신호에 따라 디지털 데이터로 변환하고, 최우호 복호기는 디지털 데이터를 최우호 복호화하고, 발생기는 수신신호의 소정수의 최적 검출점중 하나의 검출점에서 샘플링된 디지털 데이터와 소정수의 최적의 검출점에 따른 각 기준레벨과의 위상차를 검출하고, 검출된 위상차에 따라 상기 샘플링 클럭신호의 위상을 변화시키것을 특징으로 한다. 또한, 본 발명의 데이터 검출기는 제어신호에 따라 샘플링 클럭신호의 위상을 시프트하는 위상 시프터를 포함함을 특징으로 한다.

상기한 다른 목적을 달성하기 위하여, 본 발명에 의한 데이터 검출방법은 수신신호를 샘플링 클럭신호에 따라 디지털 데이터로 변환하는 단계, 디지털 데이터를 최우호 복호화하는 단계 및 수신신호의 소정수의 최적 검출점중 하나의 검출점에서 샘플링된 디지털 데이터와 소정수의 최적의 검출점에 따른 각 기준레벨과의 위상차를 검출하고, 검출된 위상차에 따라 상기 샘플링 클럭신호의 위상을 변화시키는 제어신호를 발생하는 단계를 포함함을 특징으로 한다. 또한, 본 발명의 데이터 검출 방법은 제어신호에 따라 상기 샘플링 클럭신호의 위상을 시프트시키는 단계를 포함함을 특징으로 한다.

도 1은 기존의 데이터 검출기를 포함한 디지털 VCR의 기록 및 재생계의 구성도이다

도 2는 본 발명의 일 실시예에 따른 데이터 검출기를 포함한 재생계의 블록도이다.

도 3은 본 발명의 다른 실시예에 따른 데이터 검출기를 포함한 재생계의 블록도이다.

도 4는 본 발명의 이해를 돕기 위하여 최적의 검출점과 표본점의 위상이 일치하는 이상적인 경우를 설명하기 위한 도면이다.

도 5는 본 발명의 이해를 돕기 위하여 최적의 검출점과 표본점의 위상이 일치하지 않은 경우를 설명하기 위한 도면이다.

도 6은 도 2 및 도 3에 도시된 위상 검출 및 에러 전압 발생기의 일 실시예에 따른 상세 구성도이다.

도 7의 (a) 내지 (l)은 도 6에 도시된 위상 검출 및 에러 전압 발생기의 동작 파형도이다.

도 8의 (a) 내지 (d)는 도 6에 도시된 선택제어기의 타이밍도이고, 도 8의 (e)는 선택제어신호의 진리표이다.

도 9의 (a),(b) 및 (c)는 각각 위상차에 따른 도 6에 도시된 PWM 발생기의 입력신호, 출력신호와 저역여파기의 출력신호의 동작파형도이다.

도 10은 도 6에 도시된 위상 시프터의 동작원리를 보인 도면이다.

도 11은 도 2 및 도 3에 도시된 위상 검출 및 에러전압 발생기의 다른 실시예에 따른 상세 구성도이다.

도 12는 도 2 및 도 3에 도시된 위상 검출 및 에러 전압 발생기의 또 다른 실시예에 따른 상세 구성도이다.

도 13은 도 2 및 도 3에 도시된 위상 검출 및 에러 전압 발생기의 또 다른 실시예에 따른 상세 구성도이다.

이하, 첨부된 도면을 참조하여 본 발명에 의한 데이터 검출기와 그 방법의 바람직한 실시예를 설명하기로 한다.

도 2는 본 발명의 일 실시예에 따른 데이터 검출기(200)를 포함하는 재생계의 블록도로서, 도 2에 도시된 재생 증폭기(114), 등화기(116), 채널 복조기(118), 클럭 발생기(124)는 도 1에 도시된 구성과 동일하므로 동일 부호를 부치고, 그 상세한 설명은 생략하기로 한다.

본 발명에 의한 데이터 검출기(200)는 A/D 변환기(202), 디지털 비터비 복호기(204) 및 위상 검출 및 에러 전압 발생기(206)를 포함하고 있다. 본 발명의 데이터 검출기(200)는 기존의 데이터 검출기(126)와 비교해 볼 때 클럭 발생기(124)에서 발생하는 구동 클럭신호들(여기서는 재생 클럭신호, 반전 재생 클럭신호)에 따라 A/D 변환기(202)로부터 출력되는 재생 데이터의 위상 에러를 검출하고, 검출된 위상 에러에 대응한 전압신호를 발생해서 클럭 발생기(124)에 인가하여 A/D 변환기(202)의 표본점의 위상을 제어하는 위상 검출 및 에러 전압 발생기(206)를 더 포함하는 점이 상이하다.

도 3은 본 발명의 다른 실시예에 따른 데이터 검출기(300)를 포함하는 재생계의 블록도이다. 도 3에 도시된 데이터 검출기(300)는 도 2에 도시된 데이터 검출기(200)와 비교해 볼 때 위상 검출 및 에러 전압 발생기(306)에서 발생하는 위상 에러에 대응한 전압신호에 따라 클럭 발생기(124)에서 발생하는 샘플링 클럭신호의 위상을 시프트시켜 A/D 변환기(302)에 인가하는 클럭 시프터(308)를 더 포함하는 점이 상이하다.

즉, 도 2에서는 위상 검출 및 에러 전압 발생기(206)에서 발생하는 위상 에러에 대응한 전압신호에 따라 샘플링 클럭신호를 시프트하는 구성이 클럭 발생기(124)에 포함되어 있는 반면 도 3에서는 클럭 시프터(308)가 별도로 데이터 검출기(300)에 구비되는 점이 상이하다.

본 발명에서는 설명의 편이를 위해 도 3에 도시된 데이터 검출기(300)를 중심으로 설명하기로 한다.

우선, 본 발명은 재생 데이터의 검출점이 되는 A/D 변환기(302)의 표본점을 도 4에 도시된 바와 같이 이상적인 경우인 최적의 검출점에 근접하도록 하여 디지털 비터비 복호기(304)의 데이터의 복호 성능을 높인다. 이 디지털 비터비 복호기(304)는 이미 알려진 다양한 비터비 복호 알고리즘을 구현한 어떠한 구성이라도 적용될 수 있다.

한편, A/D 변환기(302)에 입력되는 재생신호의 레벨도 매우 중요한 요인이 되지만 재생 증폭기(114)에는 AGC(Automatic Gain Control) 증폭기를 내장하고 있는 것으로 생각하여 항상 A/D 변환기(302)에서 요구하는 레벨을 일정하게 공급하는 것으로 간주해 입력 재생신호의 레벨 변동에 의한 영향은 없다고 가정한다. 따라서, A/D 변환기(302)에 입력되는 아날로그 재생신호에 대한 디지털 출력레벨은 ″-1″은 ″000000″으로, ″0″은 ″011111″로, ″+1″은 ″111111″로 변환되는 6비트 직선양자화 특성을 가지고 있는 것을 예를 들어 설명한다.

A/D 변환기(302)는 샘플 ＆ 홀드(sample-hold) 회로로 구성되어 있기 때문에 표본점에서의 입력 재생신호의 아날로그값만이 디지털값으로 출력된다. 도 4에 도시된 바와 같이 A/D 변환기(302)에 입력되는 재생신호의 최적 검출점은 ″+1″, ″0″,″-1″의 3곳이 존재한다. 즉, 이상적인 경우는 표본점의 위상이 입력 재생신호의 최적 검출점에 일치된다. 이렇게 표본점의 위상이 입력 재생신호의 최적 검출점에 일치되면 A/D 변환기(302)에 의한 영향은 전혀 없기 때문에 디지털 비터비 복호기(304)가 가지고 있는 성능을 100% 유지할 수 있다.

그러나, 실제로는 대부분 표본점의 위상이 입력 재생신호의 최적 검출점과 일치되지 않는 경우로서, 그 일 예는 도 5에 도시되어 있다. 도 5에 있어서, 최적의 검출점에서 ″0.4″ 정도씩 벗어난 곳에서 샘플링되었기 때문에 디지털 출력레벨도 벗어난 정도와 동일한 비율만큼 벗어나 있다. 디지털 비터비 복호기(304)에서는 이 디지털 출력레벨을 이용하여 소프트 디시젼(soft decision)을 행하기 때문에 벗어난 정도에 따라 비터비 복호 성능이 저하된다. 즉, 표본점과 입력 재생신호의 최적 검출점과의 위상차를 줄이면 줄일수록 디지털 비터비 복호기(304)의 성능은 좋아진다.

따라서, 본 발명은 위상차가 최소화되도록 디지털 비터비 복호기(304)의 성능을 이상적인 경우에 근접하도록 하기 위해서 위상 검출 및 에러 전압 발생기(306)를 제안한다. 위상 검출 및 에러 전압 발생기(306)는 A/D 변환기(302)의 디지털 출력레벨을 이용하여 표본점이 최적의 검출점과의 위상이 얼마나 차이가 나는가를 검출하고, 검출된 위상차를 에러전압으로 변환하여 A/D 변환기(302)의 샘플링 클럭신호의 위상을 시프트시켜 위상차를 최소화하고 있다.

요약하면, 실제 디지털 영상신호의 기록재생에 있어서는 타기기와의 호환성을 보장하고 있기 때문에 재생신호의 진폭과 위상 변화는 매우 다양하다. 진폭변화는 AGC 증폭기의 채용에 의해 이미 해결하고 있지만 디지털 비터비 복호기에서는 진폭 변화 뿐만 아니라 위상 변화에 대한 성능저하도 무시하지 못하게 된다. 따라서, 본 발명은 위상 검출 및 에러 전압 발생기(306)를 채용하여 이 위상 변화를 보상하기 위해서 데이터 검출점이 되는 A/D 변환기(302)의 표본점의 위상을 검출하여 표본점의 위상과 최적의 검출점의 위상을 일치시키므로서, 위상차에 의한 에러를 최소화시키게 되어 디지털 비터비 복호기(304)의 성능 즉, 재생 데이터의 검출성능을 향상시킨다.

도 6은 도 2 및 도 3에 도시된 위상 검출 및 에러 전압 발생기의 상세 구성도로서, 도 3, 도 7 내지 도 10을 결부시켜 설명한다. 도 6에 있어서, 도 3에 도시된 A/D 변환기(302)의 출력레벨(AD[5..0])은 도 7의 (b)에 도시된 바와 같으며, 이 출력레벨(AD[5..0])은 샘플 ＆ 홀드기(402)에 입력된다. 도 7의 (b)에 도시된 A/D 변환기(302)의 출력레벨(AD[5..0])의 중간과 도 7의 (a)에 도시된 재생 클럭신호(PB CLK)의 상승 에지와 일치하고 있다.

샘플 ＆ 홀드기(402)에 입력되는 클럭신호는 도 7의 (c)에 도시된 바와 같은 분주기(404)에서 분주된 클럭신호(CLK_3DIV)이며, 분주기(404)는 클럭 발생기(124)에서 발생하는 재생 클럭신호(PB CLK:도 7의 (a))에 동기하여 이 재생 클럭신호(PB CLK)를 1/3의 주파수로 분주한 클럭신호(CLK_3DIV)를 발생한다. 분주기(404)의 분주비는 (1/3n)의 조건을 만족시키며, n은 정수이다.

샘플 ＆ 홀드기(402)는 도 4에 도시된 ″+1″에 대한 디지털 검출값, ″0″에 대한 디지털 검출값과 ″-1″에 대한 디지털 검출값 중 하나만을 샘플링하고, 나머지 구간은 샘플링한 데이터를 유지하여 도 7의 (d)에 도시된 바와 같이 3개의 검출점중 하나만을 선택하여 제1 비교기(406)에 인가한다.

제1 비교기(406)는 재생 입력신호인 도 7의 (d)에 도시된 바와 같은 샘플 ＆ 홀드기(402)의 출력신호(CI[5..0])와 도 7의 (e)에 도시된 바와 같은 선택기(412)에서 선택된 각 기준레벨(REF1,REF2,REF3)을 비교하여 그 차의 절대값을 출력한다.

여기서, 기준레벨 발생기(408)는 ″+1″에 대한 최적의 검출점의 기준레벨(REF1:111111), ″0″에 대한 최적의 검출점의 기준레벨(REF2:011111) 및 ″-1″에 대한 최적의 검출점의 기준레벨(REF3:000000)을 각각 발생시켜 멀티플렉서(MUX)로 구성될 있는 선택기(412)에 출력한다.

한편, 선택제어기(410)는 도 8의 (a)에 도시된 분주된 클럭신호(CLK_3DIV)와 도 8의 (b)에 도시된 재생 클럭신호(PB CLK)를 입력하여 도 8의 (c)와 (d)에 도시된 바와 같은 2비트의 선택제어신호(CTL0,CTL1)를 발생해서 선택기(412)에 인가한다.

도 8의 (e)는 선택제어기(410)에서 발생하는 2비트의 선택제어신호의 진리표이며, 이 선택제어신호(CTL0,CTL1)는 기준레벨 발생기(408)에서 발생하는 3개의 기준레벨을 선택하기 위한 신호로서, 예를 들어 ″00″이면 제1 기준레벨(REF1)이 선택되고, ″10″이면 제2 기준레벨(REF2)이 선택되고, ″11″이면 제3 기준레벨(REF3)이 선택된다. 도 8의 (e)에 도시된 순서와는 다른 순서로 반복하고자 할 때는 분주된 클럭신호(CLK_3DIV)를 이용하여 선택제어기(410)의 초기화를 재설정하면 된다.

한편, 분주된 클럭신호(CLK_3DIV)의 1주기동안 홀드하고 있는 데이터를 1 워드라고 정의하면, 도 7의 (d)에 도시된 바와 같은 1 워드의 샘플 ＆ 홀드기(402)의 출력신호(CI[5..0]) 구간에 도 7의 (e)에 도시된 바와 같이 선택기(412)에 의해 선택된 3개의 각 기준레벨(REF1,REF2,REF3)이 제1 비교기(406)에 입력된다.

이 제1 비교기(406)는 도 7의 (f)에 도시된 바와 같은 반전재생 클럭신호(

)에 따라 동작하며, 1 워드의 샘플 ＆ 홀드기(402)의 출력신호(CI[5..0])와 각 기준레벨(REF1,REF2,REF3)과 비교하여 각 차를 출력하며, 그 출력(C1[5..0])은 도 7의 (g)에 도시된 바와 같다. 즉, 1 워드의 샘플 ＆ 홀드기(402)의 출력신호(CI[5..0])는 제1 비교기(406)는 반전재생 클럭신호(

)의 첫 번째 클럭에서는 ″+1″에 대한 최적의 검출점과의 차를 검출하고, 두 번째 클럭에서는 ″0″에 대한 최적의 검출점과의 차를 검출하고, 세 번째 클럭에서는 ″-1″에 대한 최적의 검출점과의 차를 검출한다. 3개의 검출 비교순서는 어떤 순서가 되어도 관계가 없다.

제1 내지 제3 래치(414-418)는 디 플립플롭으로 구성될 수 있으며, 제 1 래치(414)는 제2 래치(416)와 제3 래치(418)의 출력신호와의 동기를 맞추기 위한 버퍼역할을 하며, 그 출력은 도 7의 (h)에 도시된 바와 같다. 제2 래치(416)는 제1 비교기의 출력신호(C1[5..0])를 재생 클럭신호(PB CLK)에 따라 재생신호의 1 주기만큼 지연시켜 지연된 신호(D2[5..0])를 도 7의 (i)에 도시된 바와 같이 출력하고, 제3 래치(418)는 제2 래치의 출력신호(D2[5..0])를 재생 클럭신호(PB CLK)에 따라 재생신호의 1주기만큼 지연시켜 지연된 신호(D3[5..0])를 도 7의 (j)에 도시된 바와 같이 출력한다.

제1 내지 제3 래치(414-418)의 동작에 의해 1 워드의 샘플 ＆ 홀드기(402)의 출력신호(CI[5..0])를 3개의 최적 검출점과 각각 비교하고 산출한 각 차신호를 동시에 제2 비교기(420)에 출력한다.

A/D 변환기(302)를 통해 출력되는 입력 재생신호(AD[5..0])가 도 4에 도시된 제1 표본점인 ″+1″에 대한 최적의 검출점 레벨(111111)을 샘플링한 경우라면 제3 래치(418)의 출력신호(D3[5..0])는 ″000000″이 되고, 제2 래치(416)의 출력신호(D2[5..0])는 ″100000″이 되고, 제1 래치(414)의 출력신호(D1[5..0])는 ″111111″이 된다.

마찬가지로 입력 재생신호(AD[5..0])가 도 4에 도시된 제2 표본점이면 제2 래치(416)의 출력신호(D2[5..0])가 ″000000″이 되고, 도 4에 도시된 제3 표본점이면 제1 래치(414)의 출력신호(D1[5..0])가 된다.

즉, 현재 샘플링된 표본점의 최적 검출점이 어디이며, 현재 표본점과 최적 검출점에서의 레벨과 얼마만큼 차이가 있는지도 알 수 있는 데 이는 제2 비교기(420)가 판단한다. 제2 비교기(420)는 제1 내지 제3 래치(414-418)의 출력신호들(D1[5..0], D2[5..0], D3[5..0])을 비교하여 작은 쪽의 입력을 출력하는 동작을 수행하는 데, 제1 비교기(406)에서 1 워드의 샘플 ＆ 홀드기(402)의 출력신호(CI[5..0])에 대해 각 기준레벨과 비교하여 출력한 3개의 비교신호(C1[5..0])를 동시에 비교하기 위해서 지연기(422)로부터 출력되는 지연된 클럭신호(CLK_D)를 구동클럭신호로서 사용한다. 이 지연기(422)는 분주기(404)의 출력신호(CLK_3DIV)를 반전된 재생 클럭신호(

)에 따라 지연하여 도 7의 (k)에 도시된 바와 같은 지연된 클럭신호(CLK_D)를 출력한다. 제2 비교기(420)의 출력신호(C2[5..0])는 도 7의 (I)에 도시된 바와 같다.

예를 들어, 도 4에 도시된 제1 표본점인 경우는 제2 비교기(420)의 출력(C2[5..0])은 ″000000″가 되고, 도 5에 도시된 제1 표본점인 경우는 제2 비교기(420)의 출력(C2[5..0])은 ″001010″가 된다.

펄스폭변조(Pulse Width Modulation:PWM) 발생기(424)는 입력신호의 변화에 대해 출력신호의 펄스폭(듀티)이 변화하는 동작을 수행한다. 즉, PWM 발생기(424)의 입력신호가 되는 제2 비교기(420)의 출력(C5[5..0]) 레벨은 위상차가 가장 작은 경우 즉, 위상차가 제로인 ″000000″부터 가장 큰 경우 즉, 위상차가 180

인 ″011111″까지 존재할 수 있다.

도 9의 (a)는 위상차에 따른 PWM 발생기(424)에 입력되는 디지털 레벨이고, 도 9의 (b)와 (c)는 각각 위상차에 따른 PWM 발생기(424)와 저역여파기(LPF:426)의 출력신호의 동작 파형도이다. 즉, 도 9의 (a)에 도시된 바와 같이, PWM 발생기(424)에 입력되는 ″000000″에서 ″011111″까지의 디지털 레벨에 대해 PWM 발생기(424)의 출력신호는 도 9의 (b)에 도시된 바와 같이 ″로우″ 레벨에서 ″하이″레벨까지이며 디지털 레벨이 클수록 펄스폭이 큰 PWM 신호를 출력한다. LPF(426)는 PWM 발생기(424)의 출력신호(PWM)의 펄스폭에 비례하는 전압(도 9의 (c))을 발생하여 검출된 위상차에 해당하는 제5 비교기(318)의 출력(C5[5..0])을 에러전압(Er)으로 변환한다.

LPF(426)에서 발생하는 에러전압(Er)은 도 3에 도시된 클럭 시프터(308)에 인가되어 도 10에 도시된 원리에 의해 A/D 변환기(302)에 인가되는 샘플링 클럭신호의 위상을 시프트시킨다. 즉, LPF(322)에서 발생하는 에러전압(Er)이 클수록 샘플링 클럭신호의 위상을 많이 시프트시킨다. 상기 일련의 동작은 A/D 변환기(302)의 표본점과 재생 입력신호의 최적 검출점과의 위상이 일치될 때까지 계속되고, 최적의 상태가 되면 위상 에러가 발생될 때까지 그 상태를 유지한다.

도 11은 도 2 및 도 3에 도시된 위상 검출 및 에러 전압 발생기의 다른 실시예에 따른 상세 구성도로서, 도 6에 도시된 위상 검출 및 에러 전압 발생기와 비교해 볼 때, 샘플 ＆ 홀드기(502), 분주기(504), 제1 및 제2 비교기(506,518), 제1 내지 제3 래치(512-516), 지연기(520), PWM 발생기(522) 및 LPF(524)는 동일하므로 그 상세한 동작 설명은 생략하기로 하고, 상이한 블록인 메모리 제어신호 발생기(508)와 기준레벨 발생기(510)를 중심으로 설명하기로 한다.

도 11에 있어서, 각 기준레벨(REF1,REF2,REF3)을 발생하는 기준레벨 발생기(510)가 메모리로 구성되는 경우, 메모리 제어신호 발생기(508)는 재생 클럭신호(PB CLK)에 따라 미리 정해진 순서대로 3개의 기준레벨(REF1,REF2,REF3)이 메모리(510)로부터 반복 독출되도록 메모리 제어신호를 기준레벨 발생기(510)에 출력한다. 이 메모리 제어신호 발생기(508)는 하드웨어의 변경없이 소프트웨어의 변경으로 3개의 기준레벨의 독출순서를 바꿀수 있다.

도 12는 도 2 및 도 3에 도시된 위상 검출 및 에러 전압 발생기의 또 다른 실시예에 따른 상세 구성도로서, 도 6에 도시된 위상 검출 및 에러 전압 발생기와 비교해 볼 때, 샘플 ＆ 홀드기(602), 제1 및 제2 비교기(606, 620), 기준레벨 발생기(608), 선택제어기(610), 선택기(612), 제1 내지 제3 래치(614-618), 지연기(624), PWM 발생기(626) 및 LPF(628)는 동일하므로 그 상세한 동작 설명은 생략하기로 하고, 상이한 블록인 분주기 ＆ 시프터(604)와 제3 비교기(622)를 중심으로 설명하기로 한다.

도 12에 있어서, 제3 비교기(622)는 제1 내지 제3 래치(614-618)의 출력신호들(D1[5..0],D2[5..0],D3[5..0])을 지연기(624)에서 발생하는 지연된 클럭(CLK_D)에 따라 입력하여 현재 샘플링된 표본점이 ″+1″에 대한 최적의 검출점인지, ″0″에 대한 최적의 검출점인지, 또는 ″-1″에 대한 최적의 검출점인지를 판단하여 최적 검출점의 2비트의 위치정보를 분주기 ＆ 시프터(604)에 출력한다. 2 비트의 위치정보는 예를 들어, 제1 래치(614)의 출력(D1[5..0])이 가장 작으면 ″11″를 출력하고, 제2 래치(616)의 출력(D2[5..0])이 가장 작으면 ″01″를 출력하고, 제3 래치(618)의 출력(D3[5..0])이 가장 작으면 ″00″를 출력한다.

분주기 ＆ 시프터(604)는 제3 비교기(622)에서 출력되는 위치정보를 이용하여 도 4에 도시된 3곳의 표본점중 원하는 표본점에서 샘플링할 수 있도록 위상이 시프트된 분주된 클럭신호(CLK_3DIV)를 샘플 ＆ 홀드기(602)에 출력한다. 이후부터는 원하는 표본점에서 입력 재생신호의 최적 검출점과의 위상이 일치될 때까지 계속된다.

도 13은 도 2 및 도 3에 도시된 위상 검출 및 에러 전압 발생기의 또 다른 실시예에 따른 상세 구성도로서, 도 11에 도시된 위상 검출 및 에러 전압 발생기와 비교해 볼 때, 샘플 ＆ 홀드기(702), 제1 및 제2 비교기(706, 720), 메모리 제어신호 발생기(708), 기준레벨 발생기(710), 제1 내지 제3 래치(712-716), 지연기(724), PWM 발생기(726) 및 LPF(728)는 동일하므로 그 상세한 동작 설명은 생략하고, 상이한 블록인 분주기 ＆ 시프터(704)와 제3 비교기(722)는 도 12에서 도시된 구성과 동일하므로 그 상세한 설명도 생략하기로 한다.

상술한 바와 같이, 본 발명에 의한 데이터 검출기와 그 방법은 입력되는 다양한 재생신호에 대응하고 재생 데이터의 검출 성능을 향상시킬 수 있는 효과가 있다.

Claims

수신신호를 샘플링 클럭신호에 따라 디지털 데이터로 변환하는 변환기;

상기 디지털 데이터를 최우호 복호화하는 최우호 복호기;

상기 수신신호의 소정수의 최적 검출점중 하나의 검출점에서 샘플링된 상기 디지털 데이터와 상기 소정수의 최적의 검출점에 따른 각 기준레벨과의 위상차를 검출하고, 검출된 위상차에 따라 상기 샘플링 클럭신호의 위상을 변화시키는 제어신호를 발생하는 발생기; 및

상기 발생기의 제어신호에 따라 상기 샘플링 클럭신호의 위상을 시프트시키는 위상 시프터를 포함함을 특징으로 하는 데이터 검출기.
제1항에 있어서, 상기 발생기는

상기 소정수의 최적 검출점중 하나의 검출점에서 상기 디지털 데이터의 샘플링된 데이터를 검출하는 검출기;

상기 검출기의 출력레벨을 상기 소정수의 최적 검출점에 대한 각 기준레벨과의 차를 절대값으로 산출해서 위상 에러를 출력하는 계산기; 및

상기 위상 에러에 대응하는 전압신호 형태인 제어신호를 발생하는 제어신호 발생기를 포함함을 특징으로 하는 데이터 검출기.
제2항에 있어서, 상기 검출기는

시스템 클럭신호를 1/3n(여기서 n은 정수)으로 분주해서 분주된 클럭신호를 출력하는 분주기; 및

상기 분주된 클럭신호에 따라 소정수의 최적 검출점중 하나의 검출점에서 샘플링된 상기 디지털 데이터를 홀드하는 샘플 ＆ 홀드기를 포함함을 특징으로 하는 데이터 검출기.
제2항에 있어서, 상기 계산기는

″+1″에 대한 최적 검출점의 제1 기준레벨, ″0″에 대한 최적 검출점의 제2 기준레벨과 ″-1″에 대한 최적 검출점의 제3 기준레벨을 발생하는 기준레벨 발생기;

상기 제1 내지 제3 기준레벨 중 하나를 선택하는 선택기;

상기 시스템 클럭신호와 상기 분주된 클럭신호에 따라 소정의 순서대로 상기 제1 내지 제3 기준레벨이 선택되도록 선택제어신호를 발생해서 상기 선택기에 인가하는 선택제어기;

상기 검출기의 출력레벨과 상기 선택기에 의해 선택된 각 기준레벨을 비교하여 각 차를 출력하는 제1 비교기; 및

상기 제1 비교기로부터 출력되는 각 차 중에서 가장 작은 값을 위상 에러로서 출력하는 제2 비교기를 포함함을 특징으로 하는 디지털 검출기.
제4항에 있어서, 상기 제1 비교기로부터 출력되는 각 차중에서 가장 작은 값에 대응하는 최적 검출점의 위치정보를 출력하는 제3 비교기를 더 포함함을 특징으로 디지털 검출기.
제5항에 있어서, 상기 검출기는

시스템 클럭신호를 1/3n (여기서 n은 정수)으로 분주해서 분주된 클럭신호를 상기 위치정보에 따라 위상을 시프트해서 변화된 클럭신호를 출력하는 분주기; 및

상기 변화된 클럭신호에 따라 정해진 소정수의 최적 검출점중 하나의 검출점에서 샘플링된 상기 디지털 데이터를 홀드하는 샘플 ＆ 홀드기를 포함함을 특징으로 하는 데이터 검출기.
제4항에 있어서, 상기 계산기는

상기 제1 비교기의 출력을 시스템 클럭신호에 따라 지연하여 제1 지연신호를 상기 제2 비교기에 출력하는 제1 래치;

상기 제1 지연신호를 시스템 클럭신호에 따라 지연하여 제2 지연신호를 상기 제2 비교기에 출력하는 제2 래치; 및

상기 제2 지연신호를 시스템 클럭신호에 따라 지연하여 제3 지연신호를 상기 제2 비교기에 출력하는 제3 래치를 더 포함함을 특징으로 하는 데이터 검출기.
제5항에 있어서, 상기 제1 비교기는 반전된 시스템 클럭신호에 의해 구동되고, 상기 제2 비교기와 제3 비교기는 소정시간 지연된 상기 분주된 클럭신호에 의해 구동되는 것을 특징으로 데이터 검출기.
제2항에 있어서, 상기 계산기는

″+1″에 대한 최적 검출점의 제1 기준레벨, ″0″에 대한 최적 검출점의 제2 기준레벨과 ″-1″에 대한 최적 검출점의 제3 기준레벨을 저장하고 있는 메모리;

소정의 순서대로 상기 제1 내지 제3 기준레벨이 반복해서 독출되도록 메모리 제어신호를 발생하는 메모리 제어신호 발생기;

상기 검출기의 출력레벨과 상기 메모리로부터 독출되는 각 기준레벨을 비교해서 각 차를 출력하는 제1 비교기; 및

상기 제1 비교기로부터 출력되는 각 차중에서 가장 작은 값을 위상 에러로서 출력하는 제2 비교기를 포함함을 특징으로 하는 디지털 검출기.
제9항에 있어서, 상기 제1 비교기로부터 출력되는 각 차중에서 가장 작은 값에 대응하는 최적 검출점의 위치정보를 출력하는 제3 비교기를 더 포함함을 특징으로 디지털 검출기.
제10항에 있어서, 상기 검출기는

입력되는 시스템 클럭신호를 1/3n (여기서 n은 정수)으로 분주해서 분주된 클럭신호를 상기 위치정보에 따라 위상을 시프트해서 변화된 클럭신호를 출력하는 분주기; 및

상기 변화된 클럭신호에 따라 정해진 소정수의 최적 검출점중 하나의 검출점에서 샘플링된 상기 디지털 데이터를 홀드하는 샘플 ＆ 홀드기를 포함함을 특징으로 하는 데이터 검출기.
제2항에 있어서, 상기 제어신호 발생기는

상기 위상 에러를 펄스폭변조(PWM)신호로 변환하는 PWM 발생기; 및

상기 PWM신호를 전압신호형태로 변환해서 제어신호로서 출력하는 저역여파기를 포함함을 특징으로 하는 데이터 검출기.
최우호 복호기를 포함하는 PR4형 채널을 갖는 디지털 기록 및 재생 장치에 있어서:

입력되는 재생신호를 샘플링 클럭신호에 따라 디지털 데이터로 변환해서 상기 최우호 복호기에 인가하는 아날로그-디지털 변환기; 및

상기 재생신호의 소정수의 최적 검출점중 하나의 검출점에서 샘플링된 상기 디지털 데이터와 상기 소정수의 최적의 검출점에 따른 각 기준레벨과의 위상차를 검출하고, 검출된 위상차에 따라 상기 샘플링 클럭신호의 위상을 변화시키는 제어신호를 발생하는 발생기를 포함함을 특징으로 하는 데이터 검출기.
제13항에 있어서, 상기 제어신호에 따라 상기 샘플링 클럭신호의 위상을 시프트시키는 위상 시프터를 더 포함함을 특징으로 하는 데이터 검출기.
제13항에 있어서, 상기 발생기는

상기 소정수의 최적 검출점중 하나의 검출점에서 상기 디지털 데이터의 샘플링된 데이터를 검출하는 검출기;

상기 검출기의 출력레벨을 상기 소정수의 최적 검출점에 대한 각 기준레벨과의 차를 절대값으로 산출해서 위상 에러를 출력하는 계산기; 및

상기 위상 에러에 대응하는 전압신호 형태인 제어신호를 발생하는 제어신호 발생기를 포함함을 특징으로 하는 데이터 검출기.
제15항에 있어서, 상기 검출기는

입력되는 재생 클럭신호를 1/3n(여기서 n은 정수)으로 분주해서 분주된 클럭신호를 출력하는 분주기; 및

상기 분주된 클럭신호에 따라 소정수의 최적 검출점중 하나의 검출점에서 샘플링된 상기 디지털 데이터를 홀드하는 샘플 ＆ 홀드기를 포함함을 특징으로 하는 데이터 검출기.
제15항에 있어서, 상기 계산기는

″+1″에 대한 최적 검출점의 제1 기준레벨, ″0″에 대한 최적 검출점의 제2 기준레벨과 ″-1″에 대한 최적 검출점의 제3 기준레벨을 발생하는 기준레벨 발생기;

상기 제1 내지 제3 기준레벨 중 하나를 선택하는 선택기;

상기 재생 클럭신호와 상기 분주된 클럭신호에 따라 소정의 순서대로 상기 제1 내지 제3 기준레벨이 선택되도록 선택제어신호를 발생해서 상기 선택기에 인가하는 선택제어기;

상기 검출기의 출력레벨과 상기 선택기에 의해 선택된 각 기준레벨을 비교하여 각 차를 출력하는 제1 비교기; 및

상기 제1 비교기로부터 출력되는 각 차 중에서 가장 작은 값을 위상 에러로서 출력하는 제2 비교기를 포함함을 특징으로 하는 디지털 검출기.
제17항에 있어서, 상기 제1 비교기로부터 출력되는 각 차중에서 가장 작은 값에 대응하는 최적 검출점의 위치정보를 출력하는 제3 비교기를 더 포함함을 특징으로 디지털 검출기.
제18항에 있어서, 상기 검출기는

입력되는 재생 클럭신호를 1/3n(여기서 n은 정수)으로 분주해서 분주된 클럭신호를 상기 위치정보에 따라 위상을 시프트해서 변화된 클럭신호를 출력하는 분주기; 및

상기 변화된 클럭신호에 따라 정해진 소정수의 최적 검출점중 하나의 검출점에서 샘플링된 상기 디지털 데이터를 홀드하는 샘플 ＆ 홀드기를 포함함을 특징으로 하는 데이터 검출기.
제15항에 있어서, 상기 계산기는

상기 제1 비교기의 출력을 재생 클럭신호에 따라 지연하여 제1 지연신호를 상기 제2 비교기에 출력하는 제1 래치;

상기 제1 지연신호를 재생 클럭신호에 따라 지연하여 제2 지연신호를 상기 제2 비교기에 출력하는 제2 래치; 및

상기 제2 지연신호를 재생 클럭신호에 따라 지연하여 제3 지연신호를 상기 제2 비교기에 출력하는 제3 래치를 더 포함함을 특징으로 하는 데이터 검출기.
제15항에 있어서, 상기 계산기는

″+1″에 대한 최적 검출점의 제1 기준레벨, ″0″에 대한 최적 검출점의 제2 기준레벨과 ″-1″에 대한 최적 검출점의 제3 기준레벨을 저장하고 있는 메모리;

소정의 순서대로 상기 제1 내지 제3 기준레벨이 반복해서 독출되도록 메모리 제어신호를 발생하는 메모리 제어신호 발생기;

상기 검출기의 출력레벨과 상기 메모리로부터 독출되는 각 기준레벨을 비교해서 각 차를 출력하는 제1 비교기; 및

상기 제1 비교기로부터 출력되는 각 차중에서 가장 작은 값을 위상 에러로서 출력하는 제2 비교기를 포함함을 특징으로 하는 디지털 검출기.
제21항에 있어서, 상기 제1 비교기로부터 출력되는 각 차중에서 가장 작은 값에 대응하는 최적 검출점의 위치정보를 출력하는 제3 비교기를 더 포함함을 특징으로 디지털 검출기.
제22항에 있어서, 상기 검출기는

수신되는 재생 클럭신호를 1/3n(여기서 n은 정수)으로 분주해서 분주된 클럭신호를 상기 위치정보에 따라 위상을 시프트해서 변화된 클럭신호를 출력하는 분주기; 및

상기 변화된 클럭신호에 따라 정해진 소정수의 최적 검출점중 하나의 검출점에서 샘플링된 상기 디지털 데이터를 홀드하는 샘플 ＆ 홀드기를 포함함을 특징으로 하는 데이터 검출기.
제15항에 있어서, 상기 제어신호 발생기는

상기 위상 에러를 펄스폭변조(PWM)신호로 변환하는 PWM 발생기; 및

상기 PWM신호를 전압신호형태로 변환해서 제어신호로서 출력하는 저역여파기를 포함함을 특징으로 하는 데이터 검출기.
(a) 수신신호를 샘플링 클럭신호에 따라 디지털 데이터로 변환하는 단계;

(b) 상기 디지털 데이터를 최우호 복호화하는 단계; 및

(c) 상기 수신신호의 소정수의 최적 검출점중 하나의 검출점에서 샘플링된 상기 디지털 데이터와 상기 소정수의 최적의 검출점에 따른 각 기준레벨과의 위상차를 검출하고, 검출된 위상차에 따라 상기 샘플링 클럭신호의 위상을 변화시키는 제어신호를 발생하는 단계를 포함함을 특징으로 하는 데이터 검출방법.
제25항에 있어서, 상기 제어신호에 따라 상기 샘플링 클럭신호의 위상을 시프트시켜서 시프트된 샘플링 클럭을 상기 (a)단계로 인가하는 단계(d)를 더 포함함을 특징으로 하는 데이터 검출방법.
제25항에 있어서, 상기 (c)단계는

(c1) 상기 소정수의 최적 검출점중 하나의 검출점에서 상기 디지털 데이터의 샘플링된 데이터를 검출하는 단계;

(c2) 상기 샘플링된 데이터의 레벨을 상기 소정수의 최적 검출점에 대한 각 기준레벨과의 차를 절대값으로 산출해서 위상 에러를 출력하는 단계; 및

(c3) 상기 위상 에러에 대응하는 전압신호 형태인 제어신호를 발생하는 단계를 포함함을 특징으로 하는 데이터 검출방법.
제25항에 있어서, 상기 (c)단계는

(c11) 입력되는 시스템 클럭신호를 1/3n(여기서 n은 정수)으로 분주해서 분주된 클럭신호를 출력하는 단계;

(c12) 상기 분주된 클럭신호에 따라 소정수의 최적 검출점중 하나의 검출점에서 상기 디지털 데이터의 샘플링된 데이터를 출력하는 단계;

(c13) ″+1″에 대한 최적 검출점의 제1 기준레벨, ″0″에 대한 최적 검출점의 제2 기준레벨과 ″-1″에 대한 최적 검출점의 제3 기준레벨을 발생하는 단계;

(c14) 소정의 순서대로 상기 제1 내지 제3 기준레벨이 발생되되도록 제어하는 단계;

(c15) 상기 샘플링된 데이터와 상기 (c13)단계에서 발생된 각 기준레벨을 비교하여 각 차를 출력하는 단계;

(c16) 상기 각 차 중에서 가장 작은 값을 위상 에러로서 출력하는 단계;

(c17) 상기 위상 에러를 펄스폭변조(PWM)신호로 변환하는 단계; 및

(c18) 상기 PWM신호를 전압신호형태로 변환해서 제어신호로서 제공하는 단계를 포함함을 특징으로 하는 디지털 검출방법.
제28항에 있어서, 상기 (c)단계는

(c21) ″+1″에 대한 최적 검출점의 제1 기준레벨, ″0″에 대한 최적 검출점의 제2 기준레벨과 ″-1″에 대한 최적 검출점의 제3 기준레벨을 발생하는 단계;

(c22) 소정의 순서대로 상기 제1 내지 제3 기준레벨이 발생되도록 제어하는 단계;

(c23) 변화된 클럭신호에 따라 정해진 소정수의 최적 검출점중 하나의 검출점에서 상기 디지털 데이터의 샘플링된 데이터를 출력하는 단계;

(c24) 상기 샘플링된 데이터와 상기 (c21)단계에서 발생된 각 기준레벨을 비교하여 각 차를 출력하는 단계;

(c26) 상기 각 차 중에서 가장 작은 값을 위상 에러로서 출력하는 단계;

(c27) 상기 각 차중에서 가장 작은 값에 대응하는 최적 검출점의 위치정보를 출력하는 단계;

(c28) 시스템 클럭신호를 1/3n(여기서 n은 정수)으로 분주해서 분주된 클럭신호를 상기 위치정보에 따라 위상을 시프트해서 상기 변화된 클럭신호를 발생하는 단계;

(c29) 상기 위상 에러를 펄스폭변조(PWM)신호로 변환하는 단계; 및

(c30) 상기 PWM신호를 전압신호형태로 변환해서 제어신호로서 제공하는 단계를 포함함을 특징으로 하는 디지털 검출방법.
제25항에 있어서, 상기 (c)단계는

(c31) 입력되는 시스템 클럭신호를 1/3n(여기서 n은 정수)으로 분주해서 분주된 클럭신호를 출력하는 단계;

(c32) 상기 분주된 클럭신호에 따라 소정수의 최적 검출점중 하나의 검출점에서 상기 디지털 데이터의 샘플링된 데이터를 출력하는 단계;

(c33) ″+1″에 대한 최적 검출점의 제1 기준레벨, ″0″에 대한 최적 검출점의 제2 기준레벨과 ″-1″에 대한 최적 검출점의 제3 기준레벨을 저장하고 있는 메모리로부터 소정의 순서대로 상기 제1 내지 제3 기준레벨을 반복해서 독출하는 단계;

(c34) 상기 샘플링된 데이터와 상기 (c33)단계에서 독출되는 각 기준레벨을 비교하여 각 차를 출력하는 단계;

(c35) 상기 각 차 중에서 가장 작은 값을 위상 에러로서 출력하는 단계;

(c36) 상기 위상 에러를 펄스폭변조(PWM)신호로 변환하는 단계; 및

(c37) 상기 PWM신호를 전압신호형태로 변환해서 제어신호로서 제공하는 단계를 포함함을 특징으로 하는 디지털 검출방법.
제25항에 있어서, 상기 (c)단계는

(c41) 변화된 클럭신호에 따라 소정수의 최적 검출점중 하나의 검출점에서 상기 디지털 데이터의 샘플링된 데이터를 출력하는 단계;

(c42) ″+1″에 대한 최적 검출점의 제1 기준레벨, ″0″에 대한 최적 검출점의 제2 기준레벨과 ″-1″에 대한 최적 검출점의 제3 기준레벨을 저장하고 있는 메모리로부터 소정의 순서대로 상기 제1 내지 제3 기준레벨을 반복해서 독출하는 단계;

(c43) 상기 샘플링된 데이터와 상기 (c42)단계에서 독출되는 각 기준레벨을 비교하여 각 차를 출력하는 단계;

(c44) 상기 각 차 중에서 가장 작은 값을 위상 에러로서 출력하는 단계;

(c45) 상기 각 차중에서 가장 작은 값에 대응하는 최적 검출점의 위치정보를 출력하는 단계;

(c46) 상기 시스템 클럭신호를 1/3n (여기서 n은 정수)으로 분주해서 분주된 클럭신호를 상기 위치정보에 따라 위상을 시프트해서 상기 변화된 클럭신호를 발생하는 단계;

(c47) 상기 위상 에러를 펄스폭변조(PWM)신호로 변환하는 단계; 및

(c48) 상기 PWM신호를 전압신호 형태로 변환해서 제어신호로서 제공하는 단계를 포함함을 특징으로 하는 디지털 검출방법.